- 摘要：提出了一種基于FPGA 的數字幅頻均衡功率放大器的設計方案。系統在完成基于AD620前級小信號放大電路設計的基礎上，分析了阻帶網絡的幅頻特性；結合分析結果與FIR 濾波算法給出了相應的濾波器組成方案。后級功
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FPGA 數字 幅頻均衡 方案
- 摘要：現代測試領城中，經常需要信號發生器提供多種多樣的的測試信號去檢驗實際電路中存在的設計問題。傳統的信號發生器多采用模擬電路搭建。以正弦波信號發生器為例，結合DDS直接數字合成技術，基于FPGA設計其他外圍
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FPGA 正弦波信號 發生器
- 多相濾波是實現數字下變頻及數字相干檢波的關鍵技術，是雷達、聲納和通信等系統中為數字信號處理提供高質量的正交信號的有效手段。文中討論了多相濾波的基本原理，給出了采用多相濾波的方法對中頻帶限信號處理的仿真分析，并結合一款脈沖壓縮雷達中頻數字化接收機的實現方案進行工程驗證，結果表明，在技術指標上可有效克服正交通道不一致問題，具有較高的應用價值。
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FPGA 多相濾波 數字 相干檢波
- 基于DSP的1553B總線系統設計與實現,摘要：在研究1553B總線協議特點的基礎上，提出了一種基于DSP的1553B總線接口設計方案．詳細描述了硬件電路的實現及軟件驅動程序的編寫。在電路中采用DSPTMS320F2812為核心處理單元。BU-64843為1553B協議執行元件，采
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DSP FPGA
- 基于FPGA的音樂播放控制電路設計, 隨著電子技術發展，電子電路的形式趨向復雜化，面對這一狀況，人們已經清醒地認識到，要分析和設計復雜的電子系統人工的方法已不適用。依靠傳統的實驗教學已遠不能滿足社會對高新技術人才的培養需要。本文就一個
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控制 電路設計 播放 音樂 FPGA 基于
- 基于FMC標準的FPGA夾層卡I/O設計, 面對似乎層出不窮的新 I/O 標準，目前嵌入式系統設計人員繼續依靠 FPGA 來部署系統日益重要的外部 I/O 接口，這點絲毫不足為奇。FPGA 可提供大量可配置的 I/O，能在適當 IP 基礎上支持幾乎無限多種高度復雜的 I/O
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I/O 設計 夾層 FPGA FMC 標準 基于
- 采用90nm工藝制造的DDR3 SDRAM存儲器架構支持總線速率為600 Mbps-1.6 Gbps (300-800 MHz)的高帶寬，工作電壓低至1.5V，因此功耗小，存儲密度更可高達2Gbits。該架構無疑速度更快，容量更大，單位比特的功耗更低，但問
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SDRAM FPGA DDR3 存儲器
- 摘 要： 基于FPGA芯片Stratix II EP2S60F672C4設計了一個適用于寬帶數字接收機的帶寬可變的數字下變頻器（VB-DDC）。該VB-DDC結合傳統數字下變頻結構與多相濾波結構的優點，實現了對輸入中頻信號的高效高速處理，同
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FPGA 寬帶數字 接收機 帶寬
- 隨著通信協議的發展及多樣化，協議處理部分PE在硬件轉發實現方面，普遍采用現有的商用芯片NP(Network Processor，網絡處理器)來完成，流量管理部分需要根據系統的需要進行定制或采用商用芯片來完成。在很多情況下NP
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FPGA Core 定制
- 基于ARM的可定制MCU可承擔FPGA的工作,如今的產品生命周期可能短至六個月，因此在這種情況下要想取得定制ASIC的低成本、低功耗和高性能優勢幾乎是不可能的。定制ASIC的設計周期通常要一年左右，這通常要比終端產品的生命周期還要長。另外，標準單元ASIC還
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ARM MCU FPGA
- DDS(DirectDigitalFreqiaencySynthesizers)廣泛應用于雷達系統、數字通信、電子對抗、電子測量等民...
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DDFS DDWS FPGA
- 隨著SoC設計復雜度的提高，驗證所需時間已經占到整個設計周期的70%以上，如何減少驗證時間成為一個十分重要...
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GPS 基帶驗證系統 FPGA SoC
- 繼賽靈思今年年初發布了與ARM的合作計劃之后，Altera近日發布了與ARM、英特爾等的合作計劃，Actel則被模擬/混合信號公司Microsemi收購，這一系列事件都預示著在微控制器、模擬IC和FPGA領域正出現一些多層次的整合趨勢。針對這些整合趨勢，FPGA業內的另一些企業如Lattice、SiliconBlue、Acrhonix、Quicklogic和InPa未來會如何?
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ARM FPGA MCU
- 英特爾將與臺積電可程序邏輯門陣列(FPGA)客戶Achronix簽訂22納米晶圓代工合約，這是英特爾首度跨足晶圓代工市場，市場解讀英特爾此舉挑戰臺積電晶圓代工龍頭地位意圖已十分明顯。
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英特爾 晶圓代工 FPGA
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