asic ip核文章最新資訊

基于Nios II的掃描信號(hào)發(fā)生器IP核設(shè)計(jì)

本文根據(jù)NiosII嵌入式系統(tǒng)的Avalon總線規(guī)范，提出了一種可控震源掃描信號(hào)發(fā)生器IP核設(shè)計(jì)的方法，并詳細(xì)介紹了IP核的硬件和軟件設(shè)計(jì)。該方法采用自定制組件的軟、硬件協(xié)同設(shè)計(jì)，實(shí)現(xiàn)了起止頻率和掃描時(shí)長(zhǎng)可調(diào)的線性升降頻正弦掃描信號(hào)與頻率可調(diào)的偽隨機(jī)掃描信號(hào)發(fā)生器的IP核設(shè)計(jì)。通過(guò)對(duì)該IP核進(jìn)行驗(yàn)證，證明了其可行性和正確性。
關(guān)鍵字： Avalon總線 IP核 NiosII

基于Avalon-ST接口幀讀取IP核的設(shè)計(jì)和應(yīng)用

研究基于Avalon-ST接口幀讀取的IP核設(shè)計(jì)應(yīng)用，通過(guò)Avalon-ST接口將外部存儲(chǔ)中不同格式的幀數(shù)據(jù)轉(zhuǎn)化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設(shè)計(jì)方案，使用Verilog HDL語(yǔ)言對(duì)模塊進(jìn)行硬件設(shè)計(jì)，并將實(shí)現(xiàn)的模塊進(jìn)行測(cè)試。
關(guān)鍵字： Avalon-ST IP核 Verilog

有功電能計(jì)量IP核的設(shè)計(jì)

對(duì)有功電能計(jì)量的數(shù)學(xué)模型進(jìn)行了分析，給出了相應(yīng)的IP核實(shí)現(xiàn)模型，并詳細(xì)討論了CIC抽取濾波器、IIR高通濾波器、FIR低通濾波器、數(shù)字頻率變換等模塊的原理與設(shè)計(jì)。
關(guān)鍵字：有功電能 CycloneII IP核

基于FPGA的二-十進(jìn)制轉(zhuǎn)碼器設(shè)計(jì)

針對(duì)二進(jìn)制轉(zhuǎn)十進(jìn)制(BCD)轉(zhuǎn)碼器的FPGA實(shí)現(xiàn)目標(biāo)，提出了一種高效、易于重構(gòu)的轉(zhuǎn)碼器設(shè)計(jì)方案。并在FPGA開(kāi)發(fā)板上成功地實(shí)現(xiàn)了該設(shè)計(jì)。
關(guān)鍵字： BCD轉(zhuǎn)碼器 IP核路徑延遲

基于片上多核系統(tǒng)的以太網(wǎng)接口的設(shè)計(jì)與實(shí)現(xiàn)

研究了以太網(wǎng)在多核系統(tǒng)中的數(shù)據(jù)通訊，設(shè)計(jì)了以太網(wǎng)IP核到MPSoC網(wǎng)絡(luò)資源的硬件接口。闡述了設(shè)計(jì)中各模塊的實(shí)現(xiàn)功能和設(shè)計(jì)方法，通過(guò)仿真和FPGA驗(yàn)證結(jié)果表明，以太網(wǎng)接口數(shù)據(jù)通訊具有實(shí)時(shí)和高吞吐率。實(shí)現(xiàn)了多核系統(tǒng)與網(wǎng)絡(luò)數(shù)據(jù)的信息傳遞，硬件設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)定可靠。
關(guān)鍵字： IP核以太網(wǎng) 片上多核系統(tǒng)

μC／GUI在NiOSⅡ上的移植設(shè)計(jì)

為了使便攜式心電監(jiān)護(hù)儀實(shí)現(xiàn)友好的人機(jī)交互和更加方便的顯示，這里提出一種GUI界面系統(tǒng)設(shè)計(jì)，就是在基于NiosⅡ處理器的嵌入式平臺(tái)上實(shí)現(xiàn)μC／GUI的移植，使之實(shí)現(xiàn)系統(tǒng)功能。
關(guān)鍵字： IP核 μC／GUI TFTLCD

HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)

介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對(duì)發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計(jì)采用Verilog HDL語(yǔ)言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器

基于IP的智能傳感器SOC設(shè)計(jì)

利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來(lái)講，它主要包括數(shù)據(jù)采集模塊、補(bǔ)償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡(luò)通信模塊、人機(jī)界面和任務(wù)管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設(shè)計(jì)過(guò)程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標(biāo)準(zhǔn)；再設(shè)計(jì)出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。
關(guān)鍵字：智能傳感器系統(tǒng) SoC IP核

SoC設(shè)計(jì)IP核選擇策略

IP核可以?xún)煞N形式提供給客戶(hù)：軟核和硬核。兩種方式都可使客戶(hù)獲得在功能上經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)。軟核也被稱(chēng)為可綜合內(nèi)核，需要由客戶(hù)進(jìn)行綜合并在其SoC上實(shí)現(xiàn)。而硬核已完全實(shí)現(xiàn)(完成了版圖設(shè)計(jì))，可直接用于制造。(從技術(shù)上說(shuō)，一種設(shè)計(jì)只有生產(chǎn)后才能實(shí)現(xiàn)。但是在此情況下，實(shí)現(xiàn)的意思是指安排布局并可直接投入生產(chǎn))。SoC團(tuán)隊(duì)只需將硬核像一個(gè)單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問(wèn)題和好處。
關(guān)鍵字：技術(shù)支持 IP核定制

基于USB2.0和DDR2 SDRAM IP核的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)的高速數(shù)據(jù)采集系統(tǒng)是應(yīng)用于芯片現(xiàn)場(chǎng)測(cè)試的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)，由于被測(cè)試芯片為250 MHz 8 bit的高速AD輸出，因此，該數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集率是2 Gbps。為了達(dá)到實(shí)時(shí)、高速、海量的數(shù)據(jù)采集，該系統(tǒng)利用DDR2 SDRAM的高速數(shù)據(jù)傳輸能力和海量存儲(chǔ)能力做為采集數(shù)據(jù)的緩存，然后通過(guò)具有即插即用、易擴(kuò)展、傳輸速率較高等特點(diǎn)的USB2.0接口來(lái)將DDR2 SDRAM中的數(shù)據(jù)傳輸?shù)接?jì)算機(jī)中進(jìn)行存儲(chǔ)和分析。
關(guān)鍵字：乒乓緩存數(shù)據(jù)采集 IP核

通信接口免費(fèi)IP核的應(yīng)用

設(shè)計(jì)復(fù)用技術(shù)廣泛應(yīng)用于當(dāng)代電路設(shè)計(jì)中以提高開(kāi)發(fā)效率，其中ip核的使用是設(shè)計(jì)復(fù)用的主要方式之一。由于完善ip核的開(kāi)發(fā)周期長(zhǎng)且成本高，一些國(guó)際開(kāi)源組織便致力于免費(fèi)ip核的開(kāi)發(fā)設(shè)計(jì)和維護(hù)。電路設(shè)計(jì)人員靈活使用這些免費(fèi)ip核資源將有效提供工作效率，本文以通信接口免費(fèi)ip核為例介紹其使用方法，文中使用的免費(fèi)資源取自opencores開(kāi)源社區(qū)。
關(guān)鍵字：通信接口 IP核

基于TSK3000A視頻采集系統(tǒng)IP核設(shè)計(jì)

采用了32位微控制器TSK3000A、通用Wishbone總線規(guī)范IP核和BT656視頻標(biāo)準(zhǔn)等。在FPGA軟核設(shè)計(jì)時(shí)，采用了基于Openbus總線的系統(tǒng)設(shè)計(jì)方式，利用NB2開(kāi)發(fā)驗(yàn)證平臺(tái)，在Xilinx公司的Spartan-3系列FPGA芯片上下載實(shí)現(xiàn)，并接入平臺(tái)進(jìn)行驗(yàn)證。該設(shè)計(jì)的系統(tǒng)可以將輸入的模擬視頻信號(hào)處理之后顯示在TFT真彩LCD屏
關(guān)鍵字： TSK3000A TVP5150 視頻采集 IP核

浮點(diǎn)矩陣相乘IP核并行改進(jìn)的設(shè)計(jì)與實(shí)現(xiàn)

基于Altera浮點(diǎn)IP核實(shí)現(xiàn)浮點(diǎn)矩陣相乘運(yùn)算時(shí)，由于矩陣階數(shù)的增大，造成消耗的器件資源雖增加但系統(tǒng)性能反而下降的問(wèn)題，針對(duì)現(xiàn)有IP核存在數(shù)據(jù)加載不連貫、存儲(chǔ)帶寬不均勻的不足，提出采用并行化數(shù)據(jù)存儲(chǔ)、依據(jù)查找表加載數(shù)據(jù)和處理數(shù)據(jù)的方式對(duì)IP核進(jìn)行改進(jìn)。然后將改進(jìn)的浮點(diǎn)矩陣運(yùn)算在FPGA中實(shí)現(xiàn)，經(jīng)過(guò)Quartus、Matlab軟件聯(lián)合仿真并進(jìn)行結(jié)果比對(duì)，其誤差不超過(guò)萬(wàn)分之一，且節(jié)省了器件資源、提升了系統(tǒng)性能。仿真結(jié)果表明該設(shè)計(jì)可行，有利于提高諸多高性能領(lǐng)域浮點(diǎn)矩陣的運(yùn)算速度。
關(guān)鍵字： IP核浮點(diǎn)矩陣運(yùn)算存儲(chǔ)方式

基于SoPC架構(gòu)的四通道SSI通信控制器

采用VHDL硬件描述語(yǔ)言，以Xilinx公司的FPGA為設(shè)計(jì)平臺(tái)，設(shè)計(jì)實(shí)現(xiàn)了以開(kāi)源軟核MC8051為核心的控制單元，控制4路SSI協(xié)議模塊的SoPC架構(gòu)的通信控制器，并對(duì)通信控制器進(jìn)行了功能仿真與驗(yàn)證。該控制器可靈活進(jìn)行IP核模塊擴(kuò)展，并可作為外圍處理機(jī)與TI公司TMS320C6000系列DSP進(jìn)行互連通信，將慢速串行通信任務(wù)進(jìn)行分離，從而減輕DSP的負(fù)擔(dān)，提高系統(tǒng)的整體性能。
關(guān)鍵字： IP核同步串行接口協(xié)議 SoPC架構(gòu)

基于IP核的數(shù)字電路綜合實(shí)驗(yàn)

目前IP core以及IP core的運(yùn)用是行業(yè)技術(shù)發(fā)展的一大趨勢(shì)。對(duì)EDA技術(shù)實(shí)驗(yàn)教學(xué)中的IP core的綜合運(yùn)用進(jìn)行了探討。所給出的例子都是利用Xilinx的ISE軟件,在其FPGA（SPARTAN3A and SPARTAN3AN系列）芯片上實(shí)現(xiàn)了的。文中所討論的基本要點(diǎn),對(duì)初學(xué)者如何理解設(shè)計(jì)重用和運(yùn)用IP core來(lái)進(jìn)行綜合型實(shí)驗(yàn)設(shè)計(jì)是有所幫助的。
關(guān)鍵字： IP核綜合實(shí)驗(yàn) EDA