對現有主要IP核保護方法的原理和性能進行了研究分析,指出了各種方法的優缺點,同時指出了IP核保護方法的發展方向。 隨著集成電路的規模依據摩爾定律不斷呈指數增長,目前已經可以將整個系統集成到一塊單硅芯片上,片上系統(Sys-tem on a Chip, SoC)的概念也應運而生。然而對于大型的SoC 來說,無論從設計的費用、周期還是可靠性來考慮,傳統的設計方法均已不能滿足需求,因此,基于知識產權( Intellectual Pro-perty, IP)核復用的設計方法也就隨之出現。
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片上系統 知識產權核 數字水印 簽名 IP核
對于利用LabVIEW FPGA實現RIO目標平臺上的定制硬件的工程師與開發人員，他們可以很容易地利用所推薦的組件設計構建適合其應用的、可復用且可擴展的代碼模塊。基于已經驗證的設計進行代碼模塊開發，將使現有IP在未來應用中得到更好的復用，也可以使在不同開發人員和內部組織之間進行共享和交換的代碼更好服用。
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LabVIEW 代碼模塊 FPGA IP核
絕大部分的ASIC設計工程師在實際工作中都會遇到異步設計的問題，本文針對異步時序產生的問題，介紹了幾種同步的策略，特別是結繩法和異步FIFO的異步比較法都是比較新穎的方法。
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ASIC
NGN作為一個面向未來網絡業務應用，基于分組平臺可以同時提供語音、數據、多媒體等綜合業務的系統，成為各大運營商以及設備提供商關注的焦點。 在影響NGN運營模式和運營收益的各種關鍵因素中，IPQoS特別是核心網的IPQoS，無疑是非常重要的一項。
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IP核
目前對RS 編碼器的設計主要局限于單一碼長和固定糾錯能力的RS 碼編碼器設計。本文提出的這種碼長可變、糾錯能力可調的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個編碼電路中實現, 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶提供了方便,又有很大的選擇空間。該編碼電路采用基于多項式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設計的編碼器的最高工作頻率可達到100MHz, 完全滿足無
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RS碼編碼器 IP核 糾錯能力
利用SOPC強大的IP核和容易配置的優勢簡化設計流程。充分發揮NiosⅡ強大的并行處理能力。該系統主要涉及多個下位機與FPGA的通信問題。
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SOPC IP核 NiosII
以Altera公司的QuartusⅡ7．2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核NiosII，構成可編程片上系統(SOPC)，利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用SOPC技術，在一片FPGA芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
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直接數字頻率合成 IP核 FPGA
針對FPGA IP核在可進化可編程系統芯片(SoPC)中嵌入時存在FPGA IP核端口時序控制和位流下載的問題，實現一種適用于可進化SoPC芯片的FPGA接口。該FPGA接口使用異步FIFO、雙口RAM的結構和可擴展的讀/寫命令傳輸方式來實現FPGA IP核與系統的異步通信。嵌入式CPU可以通過FPGA接口實現FPGA IP核的片內位流配置。FPGA接口中的硬件隨機數發生器實現進化算法的硬件加速。
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IP核 SOPC 片內位流配置
本論文針對USB1.1 協議規范，本著自主開發USB控制芯片，把MCU 和USB 設備控制器用軟核的形式集成在一塊芯片上，微控制器我們是用14 位指令字長度，且是單字節指令和單周期指令，其核心指令只有 39 條，容易掌握和設計，而且完全滿足總體設計的要求。
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USB控制芯片 IP核 MCU
提出了一種高效并行的二維離散提升小波(DWT)變換結構，該結構只需要7 行數據緩存，即可實現行和列方向同時進行濾波變換。
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小波變換 數據緩存 FPGA IP核
NIOS ⅡI軟核處理器具有可裁減,配置靈活等優點。在實際使用中,可根據需求,構建最合適的處理器系統及外部接口而無需更改硬件電路或增加擴展芯片。它提供完備的數據通信協議,用戶只需要使用相關的IP核即可得到所需的接口。針對這些特點,本文介紹了基于NIOS II軟核處理器的異步串行通信的實現方法,講述了如何采用SOPC Builder定制UART（異步串行收發器）IP核,重點討論了在NIOS II集成開發環境下的幾種編程方法。
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NiosII IP核 SoPCBuilder
對新分組密碼算法SMS4進行了FPGA實現。所設計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數據通路和實時產生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
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分組密碼 IP核 FPGA
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