- NGN作為一個面向未來網絡業務應用，基于分組平臺可以同時提供語音、數據、多媒體等綜合業務的系統，成為各大運營商以及設備提供商關注的焦點。 在影響NGN運營模式和運營收益的各種關鍵因素中，IPQoS特別是核心網的IPQoS，無疑是非常重要的一項。
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IP核
- 目前對RS 編碼器的設計主要局限于單一碼長和固定糾錯能力的RS 碼編碼器設計。本文提出的這種碼長可變、糾錯能力可調的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個編碼電路中實現, 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶提供了方便,又有很大的選擇空間。該編碼電路采用基于多項式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設計的編碼器的最高工作頻率可達到100MHz, 完全滿足無
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RS碼編碼器 IP核 糾錯能力
- 利用SOPC強大的IP核和容易配置的優勢簡化設計流程。充分發揮NiosⅡ強大的并行處理能力。該系統主要涉及多個下位機與FPGA的通信問題。
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SOPC IP核 NiosII
- 以Altera公司的QuartusⅡ7．2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核NiosII，構成可編程片上系統(SOPC)，利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用SOPC技術，在一片FPGA芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
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直接數字頻率合成 IP核 FPGA
- 針對FPGA IP核在可進化可編程系統芯片(SoPC)中嵌入時存在FPGA IP核端口時序控制和位流下載的問題，實現一種適用于可進化SoPC芯片的FPGA接口。該FPGA接口使用異步FIFO、雙口RAM的結構和可擴展的讀/寫命令傳輸方式來實現FPGA IP核與系統的異步通信。嵌入式CPU可以通過FPGA接口實現FPGA IP核的片內位流配置。FPGA接口中的硬件隨機數發生器實現進化算法的硬件加速。
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IP核 SOPC 片內位流配置
- 本論文針對USB1.1 協議規范，本著自主開發USB控制芯片，把MCU 和USB 設備控制器用軟核的形式集成在一塊芯片上，微控制器我們是用14 位指令字長度，且是單字節指令和單周期指令，其核心指令只有 39 條，容易掌握和設計，而且完全滿足總體設計的要求。
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USB控制芯片 IP核 MCU
- 提出了一種高效并行的二維離散提升小波(DWT)變換結構，該結構只需要7 行數據緩存，即可實現行和列方向同時進行濾波變換。
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小波變換 數據緩存 FPGA IP核
- NIOS ⅡI軟核處理器具有可裁減,配置靈活等優點。在實際使用中,可根據需求,構建最合適的處理器系統及外部接口而無需更改硬件電路或增加擴展芯片。它提供完備的數據通信協議,用戶只需要使用相關的IP核即可得到所需的接口。針對這些特點,本文介紹了基于NIOS II軟核處理器的異步串行通信的實現方法,講述了如何采用SOPC Builder定制UART（異步串行收發器）IP核,重點討論了在NIOS II集成開發環境下的幾種編程方法。
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NiosII IP核 SoPCBuilder
- 對新分組密碼算法SMS4進行了FPGA實現。所設計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數據通路和實時產生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
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分組密碼 IP核 FPGA
- 本文根據NiosII嵌入式系統的Avalon總線規范，提出了一種可控震源掃描信號發生器IP核設計的方法，并詳細介紹了IP核的硬件和軟件設計。該方法采用自定制組件的軟、硬件協同設計，實現了起止頻率和掃描時長可調的線性升降頻正弦掃描信號與頻率可調的偽隨機掃描信號發生器的IP核設計。通過對該IP核進行驗證，證明了其可行性和正確性。
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Avalon總線 IP核 NiosII
- 研究基于Avalon-ST接口幀讀取的IP核設計應用，通過Avalon-ST接口將外部存儲中不同格式的幀數據轉化為視頻流輸出。根據Avalon總線協議及Avalon-ST視頻協議研究設計方案，使用Verilog HDL語言對模塊進行硬件設計，并將實現的模塊進行測試。
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Avalon-ST IP核 Verilog
- 對有功電能計量的數學模型進行了分析，給出了相應的IP核實現模型，并詳細討論了CIC抽取濾波器、IIR高通濾波器、FIR低通濾波器、數字頻率變換等模塊的原理與設計。
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有功電能 CycloneII IP核
- 針對二進制轉十進制(BCD)轉碼器的FPGA實現目標，提出了一種高效、易于重構的轉碼器設計方案。并在FPGA開發板上成功地實現了該設計。
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BCD轉碼器 IP核 路徑延遲
- 研究了以太網在多核系統中的數據通訊，設計了以太網IP核到MPSoC網絡資源的硬件接口。闡述了設計中各模塊的實現功能和設計方法，通過仿真和FPGA驗證結果表明，以太網接口數據通訊具有實時和高吞吐率。實現了多核系統與網絡數據的信息傳遞，硬件設計結構簡單、性能穩定可靠。
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IP核 以太網 片上多核系統
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