- FPGA全局時鐘和第二全局時鐘資源的使用方法-目前,大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求,一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘,以達到最低的時鐘抖動和延遲。
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全局時鐘 FPGA 賽靈思
- Verilog設計中的一些避免犯錯的小技巧-這是一個在設計中常犯的錯誤列表，這些錯誤常使得你的設計不可靠或速度較慢，為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過所有的這些檢查。
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FPGA Verilog
- 基于verilog的FPGA編程經驗總結-用了半個多月的ISE，幾乎全是自學起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學ISE的童鞋不再因為一些小問題而糾結，把這幾天的經驗總結了一下。好了，廢話不多說，上料！
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verilog FPGA
- 多核處理器會取代FPGA嗎？-有人認為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應用中正逐步替代現場可編程門陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負責圖形繪制，因此，其尤其善于處理單精度（SP）及（某種情況下）雙精度（DP）浮點（FP）運算。
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FPGA GPU Tilera
- 7 50T 入門級FPGA評估套件上手評測-FPGA即現場可編程門陣列，屬于可編程邏輯器件的一種。隨著工藝的進步和EDA設計工具的不斷發展，FPGA的門檻（學習成本和價格成本）也越來越低，目前已經成為實現數字系統的主流平臺之一。
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FPGA 可編程邏輯 Xilinx
- FPGA的快速入門經驗談（part1）-有很多年輕人，被割裂了歷史，被荒廢了未來，迷茫， 迷茫到幾乎絕望，不過，他們還年輕，青春尚存，還有創造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。
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FPGA 單片機
- FPGA開發技巧之同步復位與異步復位的理解-前兩天和師兄討論了一下design rule其中提到了同步異步復位的比較這個常見問題，據說也是IC公司經常問到的一面試題。
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FPGA 同步復位 異步復位
- 詳細圖解在NetFPGA上創建一個OpenFlow Switch的網絡-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的 如 圖所示，我們會創建一個基于OpenFlow Switch的網絡。
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FPGA NetFPGA
- 用FPGA實現MAC核所要完成的功能-MAC發送模塊可將上層協議提供的數據封裝之后通過MII接口發送給PHY。
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FPGA MAC MII
- FPGA verilog實現的1602時鐘計數器-網上很少用人公開這一類代碼，一搜FPGA 1602，都是寫一個靜態的顯示，在實際應用中，是沒有用的，因此這個簡單的例子，給大家拋磚引玉了！
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FPGA 1602時鐘計數器
- 如何使用PlanAhead/Adept加速管腳排布-在排布FPGA管腳生成ucf文件的過程中，當FPGA管腳較多的時候，手工排布管腳不僅效率低，而且很容易出錯。借助PlanAhead和Adept等工具，可以很方便快速的實現管腳排布。
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PlanAhead Adept FPGA
- 組合邏輯設計中的毛刺現象-和所有的數字電路一樣，毛刺也是FPGA電路中的棘手問題，它的出現會影響電路工作的穩定性，可靠性，嚴重時會導致整個數字系統的誤動作和邏輯紊亂。
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毛刺 FPGA 電路
- FPGA管腳分配時需注意的一些事項-設計過FPGA的原理圖，看FPGA的手冊，說管腳的分配問題，如時鐘管腳要用GC類管腳，而且單端時鐘輸入時要用P類型的管腳，不能用N類型管腳等等。
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FPGA
- 學習FPGA需要注意的幾個重要問題-如何學好FPGA呢，很多人很困惑，多數停留在基礎位置徘徊，我就這方面問題給大家談幾點自己的看法。
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FPGA 數字電路 HDL語言
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