- FPGA實戰開發技巧（13）-基于IP的設計已成為目前FPGA設計的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應用。
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FPGA 賽靈思 IP核
- FPGA實戰開發技巧（12）-在大規模設計的調試應該按照和設計理念相反的順序，從底層測試，主要依靠ChipScope Pro 工具。下面主要介紹ChipScope Pro、FPGA Editor 組件的使用方法。
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FPGA Xilinx
- FPGA實戰開發技巧（11）-在串行模式下，需要微處理器或微控制器等外部主機通過同步串行接口將配置數據串行寫入FPGA芯片，其模式選擇信號M[2:0]=3’b111
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FPGA 賽靈思
- FPGA中的多時鐘域設計-在一個SOC設計中，存在多個、獨立的時鐘，這已經是一件很平常的事情了。大多數的SOC器件都具有很多個接口，各個接口標準都可能會使用完全不同的時鐘頻率。
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FPGA 多時鐘域
- 組合運用多種智能I/O規劃工具能使引腳分配過程變輕松-對于需要在PCB板上使用大規模FPGA器件的設計人員來說，I/O引腳分配是必須面對的眾多挑戰之一。
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賽靈思 FPGA
- FPGA與單片機實現數據串行通信的解決方案-本文針對由FPGA構成的高速數據采集系統數據處理能力弱的問題，提出FPGA與單片機實現數據串行通信的解決方案。
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FPGA 串行通信
- FPGA與DSPs高速互聯的方案-DSP與FPGA高速的數據傳輸有三種常用接口方式: EMIF, HPI 和 McBSP 方式。而采用 EMIF 接口方式, 利用 FPGA ( 現場可編程邏輯門陣列) 設計 FIFO的接口電路，即可實現高速互聯。
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FPGA DSPs
- FPGA設計中對輸入信號的處理-一般來說，在全同步設計中，如果信號來自同一時鐘域，各模塊的輸入不需要寄存。只要滿足建立時間，保持時間的約束，可以保證在時鐘上升沿到來時，輸入信號已經穩定，可以采樣得到正確的值。
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FPGA 全同步設計
- 3系列FPGA中使用LUT構建分布式RAM(4)-前面講了分布式RAM的方方面面，下面以RAM_16S為例，分別給出其在VHDL和Verilog HDL下面的模板代碼（在ISE Project Navigator中選擇 Edit--- Language Templates，然后選擇VHDL 或者Verilog, 最后是Synthesis Templates --- RAM，在中也有具體調用過程的描述）
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FPGA LUT RAM
- 3系列FPGA中使用LUT構建分布式RAM（3）-前面簡要介紹了Spartan-3系列FPGA中分布式RAM的基本特性。為什么不從更高級的Virtex系列入手呢？我仔細看了一下各個系列的介紹、對比，Spartan系列基本就是Virtex系列的精簡版，其基本原理是一樣的，所以從簡單的入手來融會貫通未嘗不是一個好辦法。
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FPGA LUT RAM
- 3系列FPGA中使用LUT構建分布式RAM（1）-在賽靈思Spartan-3、3E等系列的FPGA中，其邏輯單元CLB中一般含有不同數量的單端口RAM（SRAM）或者雙端口RAM（DRAM），這里的“單”或者“雙”是由我們開發人員定義的。
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FPGA LUT RAM
- 3系列FPGA中使用LUT構建分布式RAM（2）-帶有異步寫/同步讀的SRAM，其中的同步讀取可以使用與分布式RAM相關聯的觸發器實現。
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FPGA LUT RAM
- 工程師對于有關FPGA項目的九大感言-要和人配合。以我們做硬件的工程師為例，測試的時候一般都需要軟件的配合，一個對硬件來說無比復雜的工作，可能在軟件工程師看來就是幾行簡單的代碼。
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FPGA
- 未來只有懂FPGA開發的人才堪稱計算機專家？-由于微電子和超大規模集成電路工藝技術設備的缺失，使國人根本沒有條件能夠自由地進入這個領域體驗，這是一個嚴重的問題。
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FPGA 嵌入式 計算機
- 一個合格FPGA 工程師的基本要求-一個合格的FPGA工程師需要掌握哪些知識？這里根據自己的一些心得總結一下，其他朋友可以補充啊。
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FPGA Verilog
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