采用高級(jí)節(jié)點(diǎn)ICs實(shí)現(xiàn)從概念到推向消費(fèi)者的最快途徑(08-100)

　　關(guān)于定制設(shè)計(jì)

　　對(duì)于定制設(shè)計(jì)(尤其是模擬)，高級(jí)節(jié)點(diǎn)的工藝變化與有害寄生效應(yīng)日益擴(kuò)大的影響，迫使人們從新的角度看待模擬設(shè)計(jì)方法。模擬設(shè)計(jì)工程師通常依靠確保極限狀況下的設(shè)計(jì)性能為標(biāo)準(zhǔn)，來(lái)進(jìn)行設(shè)計(jì)簽收。然而，這種方法無(wú)法指明良品率或良品率余量, 比較新的模擬工具，例如Cadence Virtuoso Analog Design Environment GXL可以直接解決這些問(wèn)題。Virtuoso Analog Design Environment GXL可以自動(dòng)調(diào)整所有極限情況下的設(shè)計(jì)大小，同時(shí)還可以自動(dòng)調(diào)整設(shè)計(jì)，使其在所有工藝變化的情況下，都可以實(shí)現(xiàn)良品率的最大化。

　　雖然寄生并不是定制設(shè)計(jì)師的一個(gè)新的考慮因素，但高級(jí)節(jié)點(diǎn)技術(shù)會(huì)大大提高寄生效應(yīng)的總數(shù)，這是當(dāng)今工程師需要防備的。在低于90納米的設(shè)計(jì)工藝中，并不是總能夠簡(jiǎn)單地添加許多保護(hù)環(huán), 因?yàn)樗鼈儠?huì)占用太多空間。因此，就要留待設(shè)計(jì)師去搞清楚如何在布局之前將設(shè)計(jì)建好，讓后布局設(shè)計(jì)和提取的等待時(shí)間最小化。通過(guò)利用Virtuoso Analog Design Environment GXL內(nèi)的寄生重新模擬流程，設(shè)計(jì)師能夠在布局之前偵測(cè)并預(yù)防寄生。從這項(xiàng)工作中獲得的數(shù)據(jù)可以被保存，作為設(shè)計(jì)IP的一部分，這樣當(dāng)模塊被重新使用時(shí)，就同時(shí)知道了寄生知識(shí)。這種方法剛開(kāi)始時(shí)是設(shè)計(jì)師將重要網(wǎng)絡(luò)隔離，并確認(rèn)這些網(wǎng)絡(luò)上的最大寄生公差。通過(guò)一系列的簡(jiǎn)單步驟，這些值可以被確認(rèn)，并作為這些網(wǎng)絡(luò)的“約束”被保存起來(lái)。現(xiàn)在，當(dāng)布局工程師通過(guò)手動(dòng)布線，或者使用Cadence Space-Based Router

　　[CDSI1]時(shí)，這些約束會(huì)幫助防止可能造成信號(hào)完整性問(wèn)題的布線設(shè)計(jì)。在提取之后，設(shè)計(jì)師可以使用同樣的流程分析二級(jí)網(wǎng)絡(luò)，或者將寄生數(shù)據(jù)保存在庫(kù)中，這樣，在下一次該IP被使用時(shí)，就已經(jīng)被很好地定性。

　　實(shí)現(xiàn)問(wèn)題會(huì)因?yàn)閷⒃O(shè)計(jì)投產(chǎn)所需遵照的規(guī)則集而呈指數(shù)型增長(zhǎng)。實(shí)現(xiàn)的一個(gè)關(guān)鍵部分就是布線。更多高級(jí)布線法，如Cadence Space-Based Router，能夠自動(dòng)或者互動(dòng)的完成基于約束的布局。這種約束導(dǎo)向型設(shè)計(jì)方法學(xué)，讓設(shè)計(jì)師可以根據(jù)性能或?qū)ｉT的結(jié)構(gòu)，對(duì)物理設(shè)計(jì)進(jìn)行調(diào)整。這種能力在高級(jí)工藝中的設(shè)計(jì)優(yōu)化時(shí)是非常關(guān)鍵的，多個(gè)金屬層被用于高速互聯(lián)。邏輯設(shè)計(jì)師可以對(duì)關(guān)鍵網(wǎng)絡(luò)進(jìn)行標(biāo)注，讓專用于高性能互聯(lián)的層實(shí)現(xiàn)自動(dòng)布線。這使得手動(dòng)預(yù)布線任務(wù)不再必要，這在過(guò)去的復(fù)雜微處理器設(shè)計(jì)中，通常需要好幾個(gè)月的時(shí)間才能完成。

　　通過(guò)這種方法，物理設(shè)計(jì)解決方案可以實(shí)現(xiàn)“構(gòu)造正確性”，因?yàn)榕c設(shè)計(jì)規(guī)則和約束有關(guān)的各種物理設(shè)計(jì)決定都與各種結(jié)構(gòu)掛鉤。不過(guò)，如果經(jīng)驗(yàn)告訴他們需要有那么一點(diǎn)違例才能滿足設(shè)計(jì)或制造目標(biāo)，設(shè)計(jì)師也可以不考慮這些指導(dǎo)方針。通過(guò)將基于空間的布線技術(shù)應(yīng)用到Virtuoso平臺(tái)中，用戶可以互動(dòng)式的完成他們最復(fù)雜的布線任務(wù)，或者通過(guò)使用布線器中包含的自動(dòng)化功能來(lái)完成。

　　對(duì)更復(fù)雜設(shè)計(jì)更快的驗(yàn)證

　　對(duì)于新興的混合信號(hào)設(shè)計(jì)，傳統(tǒng)的黑盒子方法不再有效。這些設(shè)計(jì)需要更長(zhǎng)的模擬運(yùn)行時(shí)間，而且其中大多數(shù)需要得出必要的結(jié)果，以便預(yù)測(cè)在高級(jí)制造工藝環(huán)境中的芯片性能。此外，種類越來(lái)越多的復(fù)合信號(hào)實(shí)現(xiàn)媒介的出現(xiàn)，讓高效電路模擬的壓力加大。現(xiàn)在，工程師必須要能夠有效應(yīng)對(duì)單芯片模擬IC、復(fù)合單SoC或者硅封裝(SIP)設(shè)備等的設(shè)計(jì)實(shí)現(xiàn)。為了實(shí)現(xiàn)最高生產(chǎn)效率，電路設(shè)計(jì)師應(yīng)該能夠應(yīng)用相同的工具、方法學(xué)和模型，避免應(yīng)對(duì)不同工具環(huán)境可能造成的任何延遲。

　　Cadence Virtuoso Spectre 電路模擬器(Cadence Virtuoso Spectre Circuit Simulator)搭配turbo技術(shù)，讓設(shè)計(jì)師可以在他們探索IC架構(gòu)的過(guò)程中，加快數(shù)字、模擬和復(fù)合信號(hào)電路的詳細(xì)驗(yàn)證，使用業(yè)界標(biāo)準(zhǔn)的Spectre電路模擬器，在方法學(xué)和模型上沒(méi)有任何變化。這種方法可以縮短模擬設(shè)計(jì)驗(yàn)證時(shí)間，在精確性上沒(méi)有損失，從而提高設(shè)計(jì)周期的吞吐量，并降低成本。Virtuoso Spectre 電路模擬器搭配turbo技術(shù)，可以將預(yù)布局作用電路的模擬運(yùn)行速度提高2到10倍，將后布局、寄生主導(dǎo)的作用電路提高5到10倍。同樣重要的是，這些速度優(yōu)勢(shì)對(duì)工程師來(lái)說(shuō)，不需要漫長(zhǎng)的掌握時(shí)間。

　　設(shè)計(jì)感知型制造

　　即便高級(jí)節(jié)點(diǎn)設(shè)計(jì)必須在設(shè)計(jì)初期及早解決制造影響，制造時(shí)必須通過(guò)掩模準(zhǔn)備和硅分析確保設(shè)計(jì)目標(biāo)保持不變。由于高級(jí)節(jié)點(diǎn)制造對(duì)芯片性能有巨大影響，在制造時(shí)要想改變物理設(shè)計(jì)的形狀，必須要考慮到這些特定形狀對(duì)設(shè)計(jì)性能的巨大影響。在Cadence高級(jí)節(jié)點(diǎn)設(shè)計(jì)(Cadence Advanced Node Design)解決方案等精密的環(huán)境中，制造工具依靠插入到開(kāi)發(fā)過(guò)程中的約束數(shù)據(jù)來(lái)保持設(shè)計(jì)意圖。

　　更新的工具通過(guò)更多的自動(dòng)化機(jī)制來(lái)校正物理設(shè)計(jì)中的熱點(diǎn)，將這些功能發(fā)展到新階段。例如，Cadence優(yōu)化工具可以讀取光刻和CMP分析工具制造的數(shù)據(jù)，并自動(dòng)修正布局中的熱點(diǎn)。同時(shí)Cadence芯片優(yōu)化器(Cadence Chip Optimizer)應(yīng)用這種技術(shù)和金屬層到SoC設(shè)計(jì)中，Virtuoso平臺(tái)中的良品率優(yōu)化應(yīng)用這些技術(shù)到定制模塊中。