采用高級節點ICs實現從概念到推向消費者的最快途徑(08-100)

　　就連光刻與化學機械拋光(CMP)導致的常見影響，也會在高級節點技術下，對電路的電特征產生更大的影響。對于過去的技術，CMP之后拋光中極細微的非完美性也是大可忽略的，或者是通過增加一點差數得以解決。然而，在現代工藝的超精細尺度下，CMP的非完美性會對各層的真正厚度與等高線造成巨大的差異。譬如，在銅聚集時，這些差異可能導致時序的錯誤以及災難性的良品率損失。

　　同樣，設計師對于GDSII設計文件中處理階段分辨力增強技術(RET)不斷擴大的影響越來越熟悉。RET方法如光學臨近校正(OPC)和相移掩模(PSM)被用于校正使用192納米波長的光在光刻過程中、繪制次波長功能時出現的扭曲。隨著半導體生產商進入到低于192納米的更高級的節點，設計師發現，他們只能被迫預計對于芯片性能的光刻影響。

　　在45納米時，光刻影響已經變得明顯而多變。對于高級節點IC，設計師使用過去那種基于布局中已繪制形狀的臨界寄生參數提取的機制，已經無法得出精確度分析結果。在這些高級節點設計中，晶體管與互聯線路的實際形狀與尺寸之間的系統性差異，會轉化為寄生的巨大差別，這種差別因高性能45納米設備的電特征而被累積。

　　除了這些更熟悉的影響外，高級節點技術導致了一系列新的影響，讓可靠的芯片性能預測更為復雜。由于次波長光刻進一步縮短門的線寬，半導體原料專家采用了新的技術來恢復這些小型設備的性能。在這些技術中，晶體管門地區中出現的壓力與張力，提高了個別晶體管的性能，但同時也改變了相鄰設備的載流子遷移率。結果，工程師們可能會看到，在不同的臨近地區受到不同壓力的設備，在性能上有著巨大的變化。

　　在45納米尺度，其它的影響也帶來了一些與放置有關的差異，例如，光學系統中心與其邊緣之間的光學差異導致的形狀差別。這些累積的影響可能導致大約15%的延遲變化，根據該單元所在的位置，還會導致大約15～20%的裝備與保持的變化。對于不管單元位置，只關注標準性能的標準單元設計師，這些效應的累積會深遠地影響到采用傳統方法確保快速量產的能力。

　　這些效應說明，“DRC clean”的庫與IP的發展趨勢在生產中是沒有競爭力、良品率低并且失敗的。在生產之后的分析結果出來之前，設計團隊幾乎沒有辦法看到問題的根源，這增加了數百萬美元的診斷、維修與芯片重新投片的成本。對于45納米設計，半導體設計師需要制定一些方法，讓他們為特定的制造影響以及布局和布線而將庫優化。他們特別需要制定一些方法，在設計流程的盡可能早的時候，識別與預防物理和電學熱點。

　　半導體制造商已經在采用Cadence高級節點方法學，用于這類單元優化。領先的電子與晶圓廠公司的設計師們，已經使用Cadence的電子DFM解決方案對其單元庫進行分析與優化。在圖3所示的方法中，他們已經從繪制好的設計中模擬了芯片形狀(等高線)，從這些芯片形狀中預測了晶體管的電流和三角電阻/電容，提取的晶體管參數對應于該繪定電流，并執行時序分析。在此流程中，Cadence Litho 物理分析器(Cadence Litho Physical Analyzer)使用一種快速、精確、由晶圓廠認可的模型來預測芯片等高線。該模型抓住了整個RET/OPC制造流程，包括重新定位、輔助功能插入、PSM和設計師指定工廠對象發布的OPC信息。另外一個Cadence產品，Cadence Litho 電氣分析器(Cadence Litho Electrical Analyzer)，使用設計布局芯片等高線以及一個現有的電路網表，對電路網表的晶體管參數進行更新。

　　有一個例子，一家半導體制造商，使用其獨家工藝的安全模型，在100平方毫米的全芯片CPU內核型設計上運行Litho物理分析器(Litho Physical Analyzer)，只用了一個晚上的時間，就在9種不同的工藝條件下模擬了硅、注入區與金屬層的等高線。使用Litho電器分析器生成的SDF文件重新進行統計時序分析之后，生產商的工程團隊發現了在芯片時序中形成邊緣的其他關鍵路徑，以及避免災難性故障所需的校正。

　　圖3 通過使用基于等高線的設計分析，以及提取精確值用于靜態時序分析，工程師能夠說明光刻帶來的時序變化。