數字拷貝機的FPGA設計

　　1.2.2 數據拷貝期的DMA數據傳輸模塊

　　在這個模塊中，主要由FPGA構成的一個DMA控制器控制IDE/ATA設備與拷貝機內存之間的數據交換。選用的FPGA為SpartanTM-3E 系列器件，它是開創性的低成本Spartan系列的第7類器件，也是采用先進的90nm工藝技術生產的第三類Xilinx器件系列。 Spartan-3E FPGA有高達160萬的系統門、376個I/O、1.8MB的塊RAM，并且具有業界單位邏輯成本最低的通用平臺FPGA架構。FPGA所實現DMAC 控制器的內部邏輯結構如圖3所示。

　　DMA控制器提供地址碼以指明I/O設備變換數據的存儲器起始地址；提供讀/寫脈沖，以規定數據在存儲器與I/O設備之間的傳輸方向；修改內存地址指針并計算傳送的字節數，以判斷何時傳送結束。具體信號時序如下：

(1)I/O設備向DMAC發出請求信號DRQ；
(2)DMAC向CPU發出總線請求信號HRQ；
(3)CPU向DMAC發出總線響應信號HLDA，此時，DMAC獲得總線控制權；
(4)DMAC向I/O設備發出DMA響應信號DACK，表示DMAC已控制了總線，允許I/O設備與存儲器交換數據；
(5)DMAC按地址寄存器的內容發出16位地址信號作為存儲地址的選擇，同時地址寄存器的內容加1（或減1，由編程定）；
(6)DMAC發出IORC信號到I/O設備，將I/O設備數據讀入總線，同時發出MEMW信號，將數據總線的數據寫入由地址總線選中的內存單元；
(7)字節計數器減1；
(8)重復(5)、(6)、(7)步驟，直至字節計數器為0，數據塊的DMA方式傳送工作完成。這時，DMAC的HRQ降為低電平（HRO=0），總線控制權交給CPU。

　　 數據拷貝期的DMA數據傳輸模塊原理如圖4所示。

　　 2 數字拷貝機系統軟件流程

　　非數據拷貝期系統主程序流程如圖5所示。數據拷貝期FPGA內部DMA控制器的程序流程如圖6所示。拷貝機數據輸入輸出IDE端口的程序流程如圖7所示。

　　檢查CDROM是否就緒程序：
void TestUnitReady(void)
{
unsigned char TempCyc；
unsigned char TempS；
for(TempCyc=0；TempCyc<12；TempCyc++)
PacketTemp[TempCyc]=0x00；
do
{
SendPacket(1)；//若CD-ROM不在就緒狀態則跳過DRQ檢測
TempS=CDStatusREG& 0x89；//通過CDStatusREG & 0x89判斷ERR、DRQ、BSY中是否有1？
}
while(TempS)；
　//PacketCommand失敗時認為CD-ROM未就緒，再次發送Test Unit Ready
Command
}

　　系統經過了ISE開發環境的設計、仿真、定時分析，其目的是測試設計的邏輯功能和延時特性，仿真包括功能仿真和時序仿真，ISE6.1中能夠提供和完成這些功能。仿真結果符合實際需要。

(1)系統能實現拷貝、測試、對比校對。
(2)在拷貝之前的菜單可以選擇燒錄速率(CD to CD、DVD to DVD）等。
(3)系統可進行人性化設定，包括語言設定、CD寫模式設定、拷貝模式設定、蜂鳴器及空閑狀態屏幕保護設定等。
(4)常用工具設定，包括光盤信息、預掃描、系統信息、設備信息和更新固件等。

　　本系統符合當前技術的主流，有著廣闊的技術前景。

　　參考文獻

1 何 寧，熊劍平，蔣昌龍等.基于FPGA的實時持續數據記錄系統設計[J].微電子學與計算機，2003；(1)
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4 任曉東，文 博.CPLD/FPGA高級應用開發指南[M].北京：電子工業出版社，2003