FPGA到高速DRAM的接口設(shè)計(04-100)

　　FPGA做為系統(tǒng)的核心元件正在更多的用于網(wǎng)絡(luò)、通信、存儲和高性能計算應(yīng)用中，在這些應(yīng)用中都需要復(fù)雜的數(shù)據(jù)處理。

　　所以，現(xiàn)在FPGA支持高速、外部存儲器接口是必須遵循的。現(xiàn)在的FPGA具有直接接口各種高速存儲器件的專門特性。本文集中描述高速DRAM到FPGA的接口設(shè)計。

　　設(shè)計高速外部存儲器接口不是一件簡單的任務(wù)。例如，同步DRAM已發(fā)展成高性能、高密度存儲器并正在用于主機中。最新的DRAM存儲器—DDR SDRAM，DDR2和RLDRAM II支持頻率范圍達到133MHz(260Mbits/s)~400MHz(800Mbits/s)。

　　因此，設(shè)計人員往往會遇到下列問題：DQ—DQS相位管理、嚴格的定時限制、信號完整性問題和同步開關(guān)轉(zhuǎn)換輸出(SSO)噪聲。另外一些板設(shè)計問題會延長設(shè)計周期或強迫接受降低性能。

　　DQ-DQS相位關(guān)系管理

　　DDR SDRAM靠數(shù)據(jù)選通信號(DQS)達到高速工作。DQS是用于DQ線上選通數(shù)據(jù)的非連續(xù)運行來保證它們彼此跟蹤溫度和電壓變化。DDR SDRAM 用片上鎖延遲環(huán)(DLL)輸出相對于相應(yīng)DQ的DQS。

　　DQ和DQS信號間的相位關(guān)系對于DDR SDRAM和DDR2接口是重要的。當(dāng)寫DRAM時，F(xiàn)PGA中的存儲器控制器必須產(chǎn)生一個DQS信號，此信號是中心對準在DQ數(shù)據(jù)信號中。在讀存儲器時，進入FPGA的DQS是相對于DQ信號的沿對準(圖1)。