一種因光纖漂移引起SERDES FIFO溢出的解決方案

　　高速側 SERDES 的 CDR 主要用于從輸入串行數據中恢復時鐘信號，恢復的時鐘信號從CLKOUTAP/N 和 CLKOUTBP/N 輸出。輸出信號頻率有多種選擇：通過寄存器配置，用恢復時鐘頻率除以 1， 2， 4， 5， 8， 10， 16， 20， 或者 25 均可。

　　對于每個通道而言，高速側 SERDES 和低速側 SERDES 可以工作在一個時鐘域，即兩者使用同一參考時鐘；同時，TLK10002 也提供了另外一種時鐘模式，即高速側 SERDES 和低速側SERDES 使用不同的參考時鐘，這種情況下，高速側鎖相環和低速側鎖相環會工作在不同的時鐘域。

　　圖 2 TLK10002 內部時鐘架構

　　2.2 TLK10002 雙時鐘系統方案

　　基于雙時鐘 TLK10002 構建的系統級聯方案如圖 3 所示。在這種方案中，TLK10002 高速側SERDES 和低速側 SERDES 采用不同的參考時鐘。

　　在 BBU 一側，高速側鎖相環采用本地的參考時鐘，一旦高速側鎖相環鎖定，并且 BBU 和 RRU 之間建立穩定的鏈路，BBU 一側 TLK10002 的 CDR 會有穩定輸出，這個輸出給 BBU 上的 Jitter Cleaner 提供參考輸入。 一旦 Jitter Cleaner 正常鎖定，它的輸出又會作為低速側鎖相環的參考輸入。

　　采用這種配置，由于 SERDES 本身可以處理最高 200ppm 的頻率偏移，發射和接收通道的速率是完全相互獨立的。這樣，FIFO 的兩側完全工作在同一時鐘域，FIFO 就不會存在溢出的風險。在這種情況下，FIFO 僅僅用來吸收不同時鐘之間的相位偏移和補償 jitter cleaner 的跟蹤能力。

　　2.3 雙系統時鐘方案的具體實現

　　以 BBU 一側為例，雙系統時鐘方案具體實現方式如下圖 4 所示。在這個方案中，由于 LMK04808具有超低相位噪聲特性，我們使用它作為抖動消除器。

　　圖 4 采用雙時鐘方案構建 BBU SERDES 系統

　　對圖 4 所示的系統，系統配置及操作順序如下：

　　1） 正常配置 TLK10002 0X00 到 0X0D 寄存器。

　　2） 等待 TLK10002 高速側鎖相環 HS PLL 正常鎖定。//只要本地參考時鐘準備就緒，高速側鎖相環即可鎖定（此時并不需要建立穩定的 10G 鏈路）。

　　3） 切換 TLK10002 ENRX：先置為 0，再置為 1。//使 HS SERDES 自適應鏈路狀況。

　　4） 等待 10ms。 //等待 HS SERDES 設置參數，確保 CDR 為 LMK04808 提供有效的參考時鐘。