多并行處理器接收機設計與實現
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為了檢驗實際布線后信號的完整性，在布線完成之后對數據線和地址線分別做了后仿真，這里只取數據線AED50和地址線AEA3的后仿真波形圖，如圖7，圖8所示。本文引用地址：http://www.104case.com/article/195802.htm
圖7，圖8中，U6為DSP，它作為驅動源，輸出100 MHz的矩形波信號驅動它的外設；U7，U8為SDRAM，U10為DPRAM，U13為FPGA，它們作為DSP的外設，接收DSP發送來的信號。從這兩幅圖中可以看出，反射信號對數據線和地址線都有一定的影響，但都滿足信號完整性的要求，同時也驗證了在兩種不同拓撲結構下所產生的信號質量不同。
5 測試結果
該接收機板已經設計實現。為了檢測電路板的功能和性能，針對DSP和FPGA編制了所需的驅動程序，并通過各種測試程序對電路板做了大量的、長時間的各種測試。經過測試，可以確定電路板的功能已經按照設計的初衷實現，也符合接收機板要求的技術指標。另外，對電路板上各種資源訪問性能的測試結果做了統計，如表2所示。
6 結 語
該接收機板的運算能力強，通用性強，存儲容量大，可以通用于各種視頻圖像處理、雷達信號處理和衛星信號處理等領域，目前已應用在對處理速率和存儲容量要求較高的衛星接收機技術方案中。
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