以FPGA為基礎的SoC驗證平臺 自動化電路仿真偵錯功

此外，觀察額外的關鍵訊號是偵錯時必需的，但這些訊號多半不在原始探測清單中。工研院工程師透過Probe Visualizer迅速的探測ECO流程，在10分鐘內就可新增10個新訊號，而且不用重新編譯整個設計。相對傳統的偵錯方法需要在RTL拖曳新訊號，并且針對這個特定的設計重新執行合成(synthesis )以及布局與繞線作業，約需花上2至3個小時，因此這方面的革新省下了大量的時間。

工程師能夠輕松地將 所需額外的RTL探測訊號由Verdi偵錯環境拖曳至Probe Visualizer。這套系統會自動建立RTL至邏輯閘層(RTL-to-gate level)的訊號對應關系,所以可直接在 FPGA 布局與繞線檔案上迅速執行部份繞線作業來看到新增的探測訊號，大幅縮短偵錯作業時間，所以能在短時間內處理多重偵錯工作階段 (debug session)。而對設計中使用的“黑盒子”IP區塊，也只需EDIF名稱，就可以進行探測ECO流程。

評估結果

工研院工程師在修正問題并成功試產設計之后，檢討了項目實際耗費的時間，并評估了這個新的FPGA SoC原型驗證方法的成果。

進行RTL設計、仿真、通訊協議驗證與FPGA設計實現的時間約為2個月。在驅動程序移植(driver porting )上所花費的時間則短了許多，大約只有2個星期。工程師隨后又花了2個月的時間進行驗證作業，試圖透過硬件邏輯分析器檢查 FPGA 內部訊號解決音效問題，同時也在音效驅動程序中增加觀察點，以連結并企圖找出問題。這種傳統的FPGA偵錯方法，需要的時間和設計研發的時間一樣長，然而對工研院團隊而言，相當令人沮喪的是結果仍然一無所獲。不過，在經過思源科技提供的應用軟件教育訓練/支持課程及一星期的實作經驗后，工研院工程師使用ProtoLink Probe Visualizer，在短短一星期的時間內就厘清了兩大問題！

對工研院而言，ProtoLink Probe Visualizer是一種相當有效的FPGA原型板偵錯方法。工程師再也不必局限在傳統的偵錯方法，而且在實時應用軟件中增加觀察點也可能會造成其它問題。透過維持原有軟件并監測更多FPGA訊號在數百萬時脈周期內的實時RTL行為，使用者可以獲得所需的能見度，更完美的掌握、更輕松地偵錯設計的問題。

總合來說，思源科技Probe Visualizer透過以軟件為基礎的創新方法，改變了原型板驗證的方法，實現豐富、實時的設計能見度，并且讓原型板能使用Verdi的偵錯威力，使原型板偵錯時間比傳統的方法大幅縮短一半。這種偵錯作業生產力與整體驗證效率的提升，不僅能協助工研院在更早期的SoC研發流程中配置FPGA原型，并且能迅速移轉至搭載最新FPGA技術的新一代原型板上，充分運用最新FPGA技術的優勢。