設計與驗證復雜SoC中可綜合的模擬及射頻模型

現在對表1中所列的參數進行說明。電源電壓變化百分比可進行設置，例如設為10%。在1.8 V電源上，優化可保證所有指標都能在1.62V及1.98V(亦即Vdd ± 10%)上達到。例如，當功耗在1.98V上為最差情況時，飽和余量將在1.62V上為最差情況。如果任何片上電阻的百分比變化都為20%，則優化可保證所有指標都能在± 20%電阻值上達到。由于電阻可用于電壓參考及環路濾波電路中，并由此而對制造成品率產生很大影響，因此優化時將考慮參考電流變化及其穩定性余量。

在選擇魯棒設計的工藝階段時，應按以下要求進行：
?每一工藝階段都必須能保持每一項指標，且報告指標值為所選階段的最差值；
? 針對目標的報告值在所有階段上都應為最差值。

參數匹配

除不同晶圓批次之間的工藝變化外，模擬設計者們必須密切注意器件性能，因為同一芯片上的器件性能也會有變化。

晶體管及電路失配對模擬設計性能的極限有極大的影響。像數據變換器分辨率、運放的CMRR及PSRR等典型性能參數，都取決于晶體管的匹配。這些匹配(或失配)效應可嚴重地影響設計魯棒性。

設計者可利用晶體管門限電壓中的失配來計算設計中的噪聲成分。他既可將這種失配建模成面向特定晶體管的門限電壓及面向該工藝的額定門限電壓的變化，也可將這種失配建模成帶有與器件面積成反比偏差的隨機變量。他可將標準電流偏差建模成特定晶體管飽和電流Id,sat與該工藝中晶體管額定飽和電流Id,sat之間的一個百分比變化。由于制造過程中的隨機變化，位于差分對兩邊的晶體管將在門限電壓及飽和電流中表現為失配。

噪聲及電源變化

像噪聲及電源電壓變化這些因素，它們對模擬及射頻設計的影響比對數字設計的影響要大得多。例如，模擬設計中的增益及帶寬等一級參數能被很好地滿足。但由于有噪聲，因此像SNR這些指標就不能很好地實現。

優化設計不僅必須能在噪聲環境下具有魯棒性，而且還應能抵抗電源變化。為滿足這些約束條件，綜合平臺允許用戶針對任何環境對設計進行調整。以下說明利用PLL中的累積電源抖動(在Vdd上步進10%)來抵抗電源電壓變化的例子。

當加上這種步進時，理想參考時鐘與輸出時鐘之間的瞬時相位誤差將開始累積。經過一段時間之后，環路將作出反應，并開始將這些信號驅動回相位調整中。這項指標代表電壓步進后的最差瞬時相位誤差。為具有魯棒性，假設電壓步進的上升時間遠小于參考周期。事實上，任何一種片上電壓步進都很可能具有短得多的上升及下降時間，因此能提供遠優于此項指標的性能。

其實設計可能對一種噪聲比對另一種噪聲更加脆弱。解決方案是，用戶先對環境進行評估并確定出最大弱點，然后將約束設定為一個低值，再確定下一個最大弱點并將其設定到稍高一點的值。優化程序試圖匹配所有約束條件，而將最重要約束設為最緊值且將最不重要約束設為寬松值，能使優化程序最大限度地滿足設計要求

寄生

使用綜合平臺的設計者，通過將寄生效應構建到優化模型中，還能在開始優化時將所有寄生效應包括在內，并借此消除設計過程中的不確定因素。這些模型被構建成能處理與器件及其互連有關的不必要的電阻、電容及電感效應等信號完整性問題。設計者能對相鄰連線間互耦這樣的效應進行建模，如果這些因素影響到性能，則綜合平臺中的程序算法將把這些因素考慮到電路布局中。

布局布線

綜合平臺利用幾何程序來控制電路布局，以達到系統性能目標。這些問題涉及到器件、模塊、底層規劃及布線等。為達到模擬及射頻電路所需的性能指標，可考慮以下電路布局布線約束。

對稱約束：一個部件可被約束成以水平或垂直軸線為中心；兩個同樣大小的部件可被約束成相對軸線為鏡像。

鏡像節點：可圍繞軸線對節點進行鏡像。

節點匹配：可將標記(布局擴展)增加到布線中，以使兩個節點的水平及垂直金屬長度整體上均衡。

對齊：兩個元件可被約束成互相沿頂部、底部、左或右對齊。

電容約束：這能通過彎曲布線長度來限制布線與基底間的電容。

IR壓降約束：布線器將對電源軌道尺寸進行規定，以將IR壓降值限制在指定的數值上。

對器件生成器中的另一個重要考慮是中間數字化，這能減少器件電容，并確保有對稱的電流方向、保護環(guard ring)及虛擬(dummy)結構等。圖3顯示了為模擬或射頻設計所生成的器件例子。

如何驗證模擬設計的魯棒性

Barcelona公司可保證對每一優化實例的魯棒性驗證都能通過使用驗證金字塔來完成，并已將它應用檢驗0.18及0.13毫米綜合平臺上。正如我前面所提到的，利用這種驗證金字塔使我們既能避免設置及運行Monte Carlo模擬的艱辛，又能避免運行多種硅制造工藝的昂貴。