高清電視芯片的綜合優(yōu)化設(shè)計簡介

　　根據(jù)上述統(tǒng)計結(jié)果,得到core-top模塊不滿足時序要求的critical path最多,所以要通過把core-top模塊單獨進(jìn)行優(yōu)化來得到更佳的綜合結(jié)果。首先設(shè)置Design Environment和Design Rules,然后對延遲進(jìn)行優(yōu)化。

　　Design Compiler對設(shè)計的時序優(yōu)化是基于所指定的延遲約束進(jìn)行的。影響延遲的約束包括時鐘、輸入和輸出延遲、外部負(fù)載、輸入單元的驅(qū)動能力、運(yùn)行環(huán)境和線負(fù)載模型等。解決延遲問題的具體方法如下。

　　● 使用set_false_path命令。包含兩個以上時鐘的設(shè)計中,在沒有關(guān)聯(lián)的時鐘之間要設(shè)置false路徑,否則就會浪費(fèi)更長的運(yùn)行時間和更高的內(nèi)存占用率。

　　● 使用ungroup命令,拆分底層模塊。

　　● 用set_critical_range命令定義關(guān)鍵路徑的優(yōu)化范圍。

　　● 用set_cost_priority-delay命令設(shè)置延遲的優(yōu)先級高于設(shè)計約束的優(yōu)先級。

　　● 用set_ultra_optimization命令,可以用調(diào)用邏輯復(fù)制和門映射的算法來編譯。

　　● Compile incremental命令是在原有的綜合的基礎(chǔ)上,改進(jìn)設(shè)計中不滿足約束的部分,保留滿足約束條件的部分。

　　● Compile-map_effort-high命令中,-high與-medium和-low相比需要編譯時間更長,但是能得到更佳的綜合結(jié)果。這個設(shè)置可以使關(guān)鍵路徑再次綜合。

　　3 綜合結(jié)果