CMOS工藝多功能數(shù)字芯片的輸出緩沖電路設(shè)計

由圖5(a)(b)(c)(d)可知，在輸出緩沖器設(shè)計為三級反相器鏈的情況下，緩沖器的上升時間tr=17．3ns，tf=15．8 ns，td=16．09 ns。

3 本設(shè)計輸出緩沖器的設(shè)計
由以上兩種設(shè)計方案的對比中可以看出，在負(fù)載為相同的情況下，兩種設(shè)計方案在芯片的上升時間、下降時間和延遲時間上相差不大，考慮到芯片版圖的面積和工藝問題，在多功能數(shù)字芯片的輸出電路設(shè)計中采用了第一種三級反相器鏈的設(shè)計方案。由以上的管子尺寸可知，輸出反相器鏈的管子尺寸較大，所以一般采用梳狀結(jié)構(gòu)MOS晶體管的版圖設(shè)計，也就是把一個晶體管分為多個叉指。

圖6所示為一款多功能數(shù)字芯片的版圖照片和封裝示意圖，表1為管腳對應(yīng)圖。在多功能數(shù)字芯片的設(shè)計中，我們在輸出端4和7端采用了本設(shè)計思想的等比輸出緩沖器鏈電路，另外，由于在輸出端設(shè)計了最終尺寸很大的CMOS管構(gòu)成的輸出緩沖器鏈電路來提高芯片的驅(qū)動能力，這些MOS管的漏區(qū)和襯底形成的pn結(jié)就相當(dāng)于一個大面積的二極管，同樣可以起到很好的ESD保護作用。因此，在輸出端可不用增加ESD保護器件，從而減小芯片的版圖面積。

4 結(jié)論
文中系統(tǒng)介紹等比輸出緩沖器電路的設(shè)計；深入分析了采用不同優(yōu)化因子的輸出緩沖器電路電路的設(shè)計優(yōu)缺點。在此基礎(chǔ)上，基于CSMC 2P2M 0．6μm標(biāo)準(zhǔn)的COMS工藝，進行輸出緩沖器鏈電路的版圖設(shè)計和驗證，并在一款多功能數(shù)字芯片上應(yīng)用，該芯片參與了MPW計劃進行流片。測試結(jié)果顯示該輸出緩沖器鏈電路的設(shè)計思想能直接應(yīng)用到各種集成電路芯片中。