基于CMOS多功能數(shù)字芯片的ESD保護電路設計

對CMOS集成電路連接到壓點的輸入端常采用雙二極管保護電鍍，圖2所示為常見的ESD保護電路的結構：雙二極管保護電路。二極管D1是和PMOS源、漏區(qū)同時形成的，是p+n-結構，二極管D2是和NMOS源、漏區(qū)同時形成的，是n+p-結構。當壓點相對地出現(xiàn)負脈沖應力，則二極管D2導通，導通的二極管和電阻形成ESD電流的泄放通路。當壓點相對地出現(xiàn)正脈沖應力，使二極管D2擊穿，只要二極管D2擊穿電壓低于柵氧化層的擊穿電壓，就可以起到保護作用。類似的，當壓點相對電源出現(xiàn)正脈沖或負脈沖應力，二極管D1起保護作用，提供靜電荷的泄放通路。
這兩個二極管把加到輸入級MOS晶體管柵極的電壓范圍如式(1)所示。
-0．7VinVDD+0．7 (1)
假設二極管的正向導通電壓是0．7 V。電阻的作用是限制流過二極管的電流。由于ESD應力電壓都是短暫的脈沖信號，只要電流不是非常大，二極管不會被燒壞，可以持續(xù)起保護作用。圖2中使用二極管作為I／O端的ESD保護電路，主要提供PD和NS模式下的電流泄放通路，但對于ND模式和PS模式，二極管處于反偏狀態(tài)，反偏箝位電壓過高，電流泄放能力較弱，導通電阻較高，使箝位能力不夠，且產生的熱量較大。

圖3中電路主要用于雙極工藝，采用一個基極接VDD地PNP三極管和一個基極接地的NPN三極管共同構成ESD保護電路。采用這種保護電路，相對于二極管，在ND和PS模式下，可以工作在Snapback狀態(tài)，具有較強的電流泄放能力和較低的維持電壓。

2 ESD保護電路
對深亞微米CMOS集成電路，柵氧化層的擊穿電壓很小，常規(guī)二極管的擊穿電壓較大，不能起到很好的保護作用。因此可以增加離子注入提高二極管的襯底濃度，形成p+n+和n+p+結構來降低二極管的擊穿電壓。