基于單晶片CMOS語音合成的ASIC設計

3.5 存儲語音ROM

　　ROM（只讀存儲器）由地址譯碼器、存儲矩陣輸出緩沖3部分組成；地址譯碼器ROM輸入16位地址碼A0、A1……A15譯碼輸出 個輸出信號W0、W1……W65535,稱字線。每條字線輸出分別應個存儲單元地址，如W0應0單元地址，W1應1單元地址。利此地址從存儲矩陣選出指定單元，并其數據送至輸出端。存儲矩陣由許基本存儲單元排列而成，包含量存儲單元，存儲單元ASIC設計由MOS管構成，作輸入 條字線作輸出8條位線（D0～D7）組成陣列。每條字線位線交叉點都個存儲單元，存放位二進制值0或1。每個或組存儲單元應個地址[4]。

　　4功能仿真及分析

　　從實際應成本角度考慮，擬訂0.5um硅柵工藝進行流片，按照nMOS管寬長比14:1，pMOS管寬長比14:1比例設置（有些地方需作適當調整），以各個模塊進行連接，QuartusII進行功能仿真，仿真出波形如圖5所示：其clk_div256分頻電路輸出信號，最終輸出結果2路音頻信號PWM1、PWM2，flag0語音播放完標志信號，flag1當有語音信號播放時電平，播放斷送出“0”信號，D[7..0]則ROM所存語音資料， IO1“1”時則立即播放最段語音信號，當IO2“1”時，則依次播放第至第三段語音；sig[1..0]語音段，“1”時則說明播放第至第三段某段，當“2”時，則播放最段語音，實現IO2依次播放第至第三段語音，采倍乘，當有第次IO2“1”時，倍乘mul[1..0]輸出“0”，以此類推，當有第四次IO2“1”時，mul[1..0]重新清零。

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　　5結束語

　　本文作創新點: 本文所研究語音合成芯片利種優化方式，設計語音合成芯片部電路更加簡化，而且性能更加穩定。同時脈沖寬度調制（PWM）語音信號調制解調行性進行論證，并且FPGA硬驗證方式證明利PWM技術實現全數字語音合成輸出行，從而使該語音合成芯片以全數字形式實現。