新一代芯片設計專享的定制數字版圖簡介

即便是在非關鍵網絡，只要不妨礙反復作業的能力，自動化繞線都能夠提高設計團隊的生產力。而且，目前還無法呈現部分預先繞線與導引APR工具所需的精密間隔限制。所以，反而導致定制模塊中不良的寄生效應，需要耗費人力的手工重新繞線與多次冗長的重新執行。

雖然自動化通常可以提高生產力，但是現在卻使困難的制程變得更冗長，因為設計人員無法控制結果。事實上，對已經全部完成繞線的版圖中關鍵網絡的手工校對，通常比用手工從頭開始繞線還要花費更多時間。設計團隊得到一個結論，為了以更短時間實現最佳結果，需要能通過可控制式自動化而維護層次、連接與設計完整性的異質環境。

相互操作性節省時間

標準組織Silicon Integration Initiative(Si2)提供電子設計自動化(EDA)工具專屬的可相互操作數據庫，稱為OpenAccess(OA)，近年來已經成為定制設計的標準。OA有一項鮮為人知的功能OA Run Time Model(OA-RTM)，可在OA上執行作為EDA工具專屬的內存模型(in-memory model)。這表示，完全不同的工具可在同一時間、設計數據的同一內存代理上操作。運用OA-RTM的眾多供貨商的工具都可以如同單一供貨商所提供的工具一般順暢地配合作業。

運用OA-RTM，Pyxis Technology的全新高效能定制繞線器能夠在Laker定制版圖環境中作業。這個極大容量定制數字繞線器已經通過客戶驗證，能夠在45nm和以下制程建立DRC-correct、DFM-aware的繞線;能夠執行所有階層的繞線而且是漸進式的，這表示，不必改變手工建立的既有關鍵網絡。執行定制IC版圖系統時，設計人員能夠選擇芯片面積，并且讓整合式繞線器在這個限制條件下執行所有網絡的繞線。強迫特定繞線通路的端口以及障礙(blockages)、變更與固定和既有的繞線全都由繞線器來辨識，不必數據轉換或者將數據儲存到磁盤。

圖4. 交互式環境實現假設性分析

運用這種具備相互操作性的解決方案，設計團隊能夠運用自動化定制IC版圖系統與SDL方法，如同以前一樣地建立版圖。晶體管層的繞線由版圖工具來執行，如同關鍵網絡一般。或者，定義關鍵網絡繞線的預先配線(pre-wires)可由版圖編輯器來定義。以階段式執行繞線，從關鍵網絡開始，然后按照執行排序群組(階層化)，或整個區塊，都只需幾分鐘時間即可一氣呵成。

設計團隊也能夠充分運用定制繞線器的內建萃取與時序引擎，快速回饋寄生參數與樣本時序。這樣，工程師們能夠判斷繞線拓撲何時“已經足夠好”了，以免布線過度。而且，這種定制流程的速度與可控制性非常實用，能夠快速評估版圖元素的放置，以實現最佳結果。繞線器也能夠新增“虛擬填充(dummy fill)”(冗余金屬，通常插入至版圖中以提高數據密度，實現一致化與平坦化)，幫助找出可能的破壞性寄生效應，以確保晶圓廠設置的虛擬充填不會導致意外問題。

結合這些功能與高度自動化的定制版圖系統，設計團隊與EDA供貨商合作，建立了能夠執行快速、反復“假設性”分析同時使版圖與繞線優化的解決方案。由于能夠反復地繞線、萃取、分析時序、修改與驗證，設計團隊能夠降低實現更高效能目標所需的設計費用，同時也縮減功耗與面積 – 而所需時間遠比以前單一版圖所需的時間更短。

測試結果

涉及關鍵、高效能區塊的特定測試以前需要6個星期的時間，才能夠獲得可接受的解決方案。這種區塊的效能需求與面積和功耗需求互相沖突，非常難以圓滿成功。為了確認繞線器的效能，既有的繞線會被移除。在版圖編輯器中打平設計，整個區塊會在幾分鐘內被自動繞線。模仿標準流程，會快速產生額外版本，在其中以手工運用版圖編輯器進行關鍵網絡的繞線，然后運用自動化繞線器來實現剩余網絡。在自動化繞線程序中，不會改變任何關鍵網絡，也不會有任何DRC違反。

剛開始的觀念驗證之后，設計團隊證明一致的結果，通常需要3到6個星期才能夠完工的大型、高效能定制數字區塊，現在只需1個星期即可建立起來。這表示，設計團隊可以騰出更多時間投入使定制區塊的效能、面積與功耗優化的工作，最終讓產品實現更高價值。