基于FPGA芯片和頻率合成器ADF4360-4的GPS信號源的設計方案

　　2.2 應用電路設計

　　在模擬電路射頻模塊中，頻率合成器ADF4360-4為混頻器提供本振信號，其應用電路如圖4所示，頻率合成器的模擬輸入是外部溫補晶振，晶振通過一個濾波器將標準時鐘送到ADF4360-4的16腳REFin;頻率合成器的輸出管腳是4腳：RFoutA和5腳RFoutB，這兩路輸出差分高頻信號，通過匹配網絡和諧振濾波網絡送入混頻器的差分輸入端;第17～19管腳分別是頻率合成器初始化時控制數據的CLK腳、DATA腳、LE腳，與測試輸出用的20腳MUXOUT一并接到一個5針插頭，以便與FPGA芯片連接，作為其輸入輸出控制接口;12腳Cc為補償管腳，連一個電容接地;13腳Rset用來設置電荷泵輸出最大電流的大小，電流大小由公式ICPmax=11.75/Rest決定，本電路中Rest=4.7 kΩ;14腳CN連一個電容接Vvco去耦;6腳VCO電源、21腳數字電源和2腳模擬電源分開放置，分別加去耦電容;其他的模擬地和數字地直接接地。

　　2.3 初始化設計

　　頻率合成器ADF4360-4通過高速雙模前置分頻器P，5位脈沖吞咽可編程計數器A，13位主可編程計數器B和14位可編程參考R分頻器共同決定主分頻比，其輸出頻率為

　　。模擬電路中使用輸入晶振為fi=11.289 6 MHz，數字電路部分輸出GPS信號頻率為12.5 MHz，經過推算可以設置頻率合成器參數A=5，B=34，P=8，因此頻率合成器輸出本振信號頻率為.f0=1 563.609 8 MHz。

　　頻率合成器ADF4360-4內部有3個24位寄存器，R寄存器、C寄存器和N寄存器，由于寄存器是用來暫存指令和數據的，每次掉電后原來寫入寄存器的數據也就丟失了，因此每次上電時，必須重新給寄存器寫入數據才能獲得所需的本振輸出。通電時寄存器數據寫入順序是R寄存器、C寄存器和N寄存器，寄存器數據輸入程序用VHDL語言編寫，采用FPGA芯片來控制，其中3個24位寄存器的初始化設置值如表1所示。其中每個寄存器最末兩位DBl和DB0用來決定目標寄存器，比如“01”代表R寄存器，“10”代表N寄存器，“00代表C寄存器;R寄存器的DBl5～DB2用來設置14位可編程參考分頻器R，N寄存器的DB20～DB8用來設置13位主可編程計數器B，DB6～DB2用來設置5位脈沖吞咽可編程計數器A，C寄存器的DB23和DB22用來決定高速雙模前置分頻器P，比如“OO”表示P=8，C寄存器的DBl3和DBl2用來設置輸出功率大小，例如“10”表示頻率合成器輸出功率大小是-7 dBm，可以根據實際需要調整輸出功率的大小。