電子記帳控稅終端機設計的片上系統SOC芯片研究
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通用異步串口(UART)：一個16550UART和3個普通UART；
中斷控制器(Interrupt Controller)：支持16個一級中斷源，32個二級中斷源；
定時器(Timer)：5個24位的通用目的定時器；
看門狗(Watch Dog)：24位看門狗定時器；
實時時鐘(RTC)：計算秒、分、小時、天、月、年，具有潤月補償功能，計時可至2100年，通過后備電源使實時時鐘工作在低功率模式；
PS／2控制器(PS／2 I／F)：符合PS／2標準，支持第一套和第二套掃描碼集；
I2C控制器(I2C I／F)：兼容Phillips公司的I2C標準；
SPI控制器(SPI I／F)：兼容SPI和Microwire／Plus兩個企業標準。
2．2 SoC芯片的設計要點
在SoC的體系架構、邏輯設計和電路設計中采用正向設計方法：
建立深亞微米自頂向下設計流程，實現硬／軟件協同仿真、設計、驗證技術，建立芯片正向設計平臺；
低功耗設計技術，包括對RTC及SRAM的低功耗優化設計；
采用深亞微米(0．18μm)必須解決的設計問題，包括。EMI，CrOSS talk，天線效應和熱電子效應等；
采用現代SoC設計技術，實現片上外設包括IC卡、磁卡、I2C、SPI、PS／2等功能接口的高度集成設計和測試；
高可靠、實時多任務處理平臺技術，支持嵌入式操作系統及其任務調度管理；
支持ANSIC的標準應用，實現底層驅動軟件的模塊化、標準化設計。
同時，針對以上技術挑戰必須實現如下技術創新：
該項目為自主知識產權的內嵌32位RISC處理器以及大量功能接口模塊的SoC設計，突破嵌入式SoC的高度集成、高可靠、低功耗、實時多任務處理等關鍵技術；
建立自頂向下的深亞微米設計流程，實現硬、軟件協同設計、仿真、綜合、驗證技術；采用大容量FPGA和嵌入式操作系的統功能驗證平臺；應用樣機對SoC進行全面驗證，確保了該項目的技術路線實施及產品的實際應用；
支持多任務實時嵌入式操作系統。
3 功能驗證
在集成電路的設計過程中，需要進行大量的驗證工作，SoC功能驗證采用專門的開發軟件把設計模型轉換成相應的配置文件，下載到硬件平臺的FPGA或CPLD芯片中，在實際的應用系統中來驗證SoC功能的正確性。
在對本SoC進行硬件平臺驗證過程中，采用的FPGA綜合工具是Synplicity公司的Synplify Pro 7．7，FPGA布線工具選用的是Xilinx公司的ISE 5．0，硬件平臺的核心FPGA芯片選用的是Xilinx公司的Virtex II系列的XC2V2000。驗證流程如圖2所示[1-3]。
本文引用地址：http://www.104case.com/article/151456.htm
3．1 驗證平臺的設計
本SOC芯片內部采用AMBA總線，內嵌32 b整數處理單元，優化的32／64 b浮點數處理單元，并且內嵌了大量的外設，主要包括：80位GPIO口、4路UART控制器、5個24 b定時器、看門狗、．PS／2控制器、I2C總線控制器、SPI總線控制器、1個三磁道磁卡控制器，3個智能卡控制器等。為了完整地測試本SoC的所有功能，硬件測試平臺如圖3所示，包含下列基本組成部分：
FPGA芯片；配置PROM；程序BPROM；SRAM；串口轉換芯片；I2C總線設備；SPI總線設備；磁卡讀卡器接口；智能卡及卡座；GPIO測試點；PS／2設備；系統時鐘發生設備；上電復位電路；電源。
3．2 FPGA平臺驗證結果
將由SoC的RTL模型產生的FPGA下載文件(*．bit文件)下載到FPGA中，在Unix環境下，用SPARC-GCC編譯器編譯測試程序(標準C程序)，然后觀察程序運行結果，就可以驗證整個SoC系統或某一模塊功能的正 確性。
下面以獲取智能卡復位應答(Answer To Reset，ATR)字節為例，闡述此過程。
事先知道待測智能卡的ATR字節為：3b，7a，18，0，0，21，8，11，12，13，14，15，16，17，18。
測試結果為：
Smartcard controller testing…
ATR over，and ATR characters：
3b，7a，18，0，0，21，8，11，12，13，14，15，16，17，18
以上結果說明，智能卡控制器可以接收到卡的復位應答字節，SoC的此功能正確。采用同樣的方法及過程可以驗證其他功能的正確性。
4結 語
該SoC芯片如今已經成功應用到了多種電子記帳終端設備中，為國內外的電子記帳終端設備制造商們提供了一種高性價比的選擇，為中國芯家族又增添了一位新成員。所以，可以認為該SoC芯片的設計還是非常成功的。
設計中存在的主要問題就是內置的RAM空間還不夠大，對于高端的電子記帳終端設備，必須外擴一定容量的RAM存儲器，希望在下一款同類芯片設計中加以改進。
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