Cadence和TSMC為16納米FinFET開發設計架構

Cadence設計系統公司4月9日宣布與TSMC簽訂了一項長期合作協議，共同開發16納米FinFET技術，以其適用于移動、網絡、服務器和FPGA等諸多應用領域。此次合作非常深入，開始于工藝制造的早期階段，貫穿于設計分析至設計簽收，全面有效解決FinFETs設計存在的問題，從而交付能實現超低功耗、超高性能芯片的設計方案。

在16納米及以下工藝技術下設計開發系統級芯片設計（SoC），只有FinFET 技術才具備功率、性能和面積上（PPA）的獨特優勢。與平面FET不同，FinFET采用從襯底上生長出垂直的鰭狀結構，并在其周圍形成環繞柵極，從而提高晶體管速度同時能有效控制漏電。此次，Cadence與TSMC擴大合作范圍，為芯片設計師提供卓越的設計架構以及準確的電氣特性和寄生模型，以促進先進FinFET技術在移動及各應有領域的廣泛應用。

“在從分析到簽收的過程中，FinFET器件的精確度要求更高，這就是TSMC與Cadence合作完成此項目的原因，”TSMC設計架構營銷部高級主管Suk Lee說道。“通過此次合作，設計師將能夠更加放心地使用這項新的工藝技術，從而讓我們的共同客戶實現功率、性能和市場投放時間方面的目標。”

“若要開發適用于這種復雜、新穎工藝的設計架構，代工廠（Foundries）必須與EDA技術創新者緊密合作，”Cadence芯片實現產品集團（Silicon Realization Group）高級副總裁徐季平說道。“通過與FinFET技術領導者TSMC合作，Cadence將利用獨一無二的技術創新和專業知識，為設計師們提供卓越的 FinFET設計能力，將高性能、低功耗產品投放于市場。”

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