CSR實現系統加速低功耗、混合信號芯片流片

　　全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)宣布，緊湊型、多媒體及云領域的創新芯片及軟件解決方案的全球供應商CSR plc (LSE: CSR; NASDAQ: CSRE)使用Cadence Encounter Digital Implementation(EDI)系統、Cadence Incisive Enterprise Simulator(IES)以及Cadence Conformal Low Power(CLP)加速了一款復雜低功耗、混合信號芯片的流片。Cadence數字流程幫助CSR快速而高效地出帶一款40納米低功耗藍牙與Wi-Fi組合芯片，同時在功耗、面積與上市時間方面都有著卓越的表現。

　　該多無線芯片包含多種模擬模塊、數百萬門級用例、多電壓島及復雜的可開關功率閾。基于Cadence層級式通用功率格式(CPF)的全面功率意圖法讓CSR能夠在流程中精確把握和管理功率意圖。該EDI系統有助于減少功率閾串擾，并且讓多供應電壓的設計更加簡單。其結果是大幅降低功耗，同時自動優化面積與性能。至于驗證，CSR采用IES進行功率感知仿真，并用CLP進行形式檢驗，以確認其功率架構相對于黃金CPF的正確實施。

　　此外，該EDI系統的時序與信號完整性工程變更單(ECO)流程有助于大幅加快簽收相關性修復周期，實現更快的時序收斂與信號完整性簽收。由此實現的效率提升可幫助CSR將其設計周期減少數周。

　　“最近另外的一次多無線芯片出帶中，Cadence EDI系統與低功耗設計法幫助我們有效實施與優化設計協調集，與復雜數字驅動型混合信號層級中的多供應電壓功率閾約束，”CSE首席技術官Steven D. Gray博士說，“我們實現了大幅的功耗節省，并實現更快的時序與信號完整性簽收。由于此次出帶的成功，我們對于在所有移動互聯與汽車設計中使用Cadence EDI System和CPF驅動型低功耗流程非常有信心。”

　　Cadence Encounter RTL-to-GDSII流程幫助設計團隊在高級工藝節點上為當今最尖端的高性能、低功耗設計優化功率、性能與面積。此綜合Cadence流程包含 Encounter RTL Compiler、EDI System與可靠的Cadence QRC Extraction和Encounter Timing System。EDI System內部包含的全新GigaOpt優化引擎能靈活駕馭多個CPU的處理能力，比傳統優化引擎更快做出高質量的成果。此外，綜合的CCOpt技術將時鐘樹合成與邏輯/物理優化進行統一，實現大幅度的功率、性能與面積改良。

　　“消費電子產品的低功耗混合信號設計的需求量正在飆升。CSR設計團隊選擇Cadence是因為我們成熟而全面的低功耗解決方案能夠滿足復雜SoC設計最為迫切的需要，”Cadence硅實現部門研發部高級副總裁Chi-Ping Hsu說，“Euncounter數字流程提供了可預測的設計閉合路徑，滿足并超越了CSR迫切的設計與快速上市要求。