臺積電首次披露2納米制程細節，預計2025年量產
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來源：半導體產業縱橫
臺積電正式公布了其 N2制造技術，該技術計劃于 2025 年投入生產，并且臺積電將首次使用環繞柵極場效應晶體管結構（GAAFET）。
晶圓代工龍頭臺積電于美國當地時間16日舉辦2022年北美技術論壇，會中揭示先進制程技術、特殊技術的最新成果，首度揭露采用納米片晶體管架構的2納米制程細節，臺積電表示，預計2025年量產。
臺積電正式公布2納米臺積電在技術論壇上，首度推出下一代先進制程N2，也就是2納米。技術指標方面，臺積電披露，N2相較于N3，在相同功耗下，速度快10~15%；相同速度下，功耗降低25~30%，開啟高效能新紀元。就縱向對比來看，2納米之于3納米的提升，似乎不如3納米之于5納米，包括但不限于性能、功耗、密度等所有核心參數。
在微觀結構上，N2采用納米片電晶體（Nanosheet），取代FinFET（鰭式場效應晶體管），外界普遍認為，納米片電晶體就是臺積電版的GAAFET（環繞柵極場效應晶體管結構）。
臺積電還表示，N2不僅有面向移動處理器的標準工藝，還會有針對高性能運算和小芯片（Chiplet）的整合方案。時間方面，N2將于2025年量產。
根據臺積電最新技術路線圖，第一代3納米（N3）定于下半年量產，3納米會存在較長時間，后續還有N3E、N3P和N3X。這意味著臺積電將需要提供N3的增強版本，以滿足其客戶的需求，這些客戶仍在尋求每瓦性能的改進以及每年左右的晶體管密度增加。臺積電及其客戶需要多個N3版本的另一個原因是，該代工廠的N2依賴于使用納米片實現的全柵場效應晶體管，預計這將帶來更高的成本，新的設計方法，新的IP和許多其他變化。雖然尖端芯片的開發人員將很快跳轉到N2，但臺積電的許多普通客戶將在未來幾年堅持使用各種N3技術。
四種3納米制造工藝在研討會上，代工廠討論了四種N3衍生的制造工藝（總共五個3納米級節點） N3E，N3P，N3S和N3X 將在未來幾年內推出。這些N3變體旨在為超高性能應用提供改進的工藝窗口，更高的性能，更高的晶體管密度和增強的電壓。所有這些技術都將支持FinFlex，這是臺積電的“秘訣”功能，大大提高了其設計靈活性，并允許芯片設計人員精確優化性能，功耗和成本。由于N3是為特定類型的應用量身定制的，因此它具有相對較窄的工藝參數區間（產生定義結果的參數范圍），因此在良率方面可能并不適合所有應用。這就是N3E發揮作用的時候。新技術提高了性能，降低了功耗，并增加了工藝參數區間，從而提高了產量。但權衡是節點的邏輯密度略有降低。與N5相比，N3E的功耗（在相同的速度和復雜性下）將降低34%或提高18%的性能（在相同的功率和復雜性下），并將邏輯晶體管密度提高1.6倍。值得注意的是，根據臺積電的數據，N3E將提供比N4X更高的時鐘速度（將于2023年到期）。然而，后者還將支持1.2V以上的超高驅動電流和電壓，此時它將能夠提供無與倫比的性能，但功耗非常高。總的來說，N3E看起來比N3更通用，這就是為什么臺積電在這一點上擁有更多的“3納米流片輸出”而不是在其類似發展點的5納米級節點并不奇怪。使用N3E的芯片的風險生產將在未來幾周內開始，并定于2023年中期。因此，預計商用N3E芯片將在2023年底或2024年初上市。N3的改進并不止于N3E。臺積電將在2024年左右推出N3P，這是其制造工藝的性能增強版本，以及N3S，該節點的晶體管密度增強。不過，臺積電目前沒有透露與基線N3相比，這些變體將提供哪些改進。事實上，在這一點上，臺積電甚至沒有在其路線圖的所有版本中顯示N3S，因此嘗試猜測其特性確實不是一件好事。最后，對于那些無論功耗和成本如何都需要超高性能的客戶，臺積電將提供N3X，它本質上是N4X的意識形態繼承者。同樣，臺積電沒有透露有關該節點的細節，除了它將支持高驅動電流和電壓。我們可能會推測N4X可以使用背面供電，但由于我們正在談論基于FinFET的節點，而臺積電只會在基于納米片的N2中實現背面電源軌，因此我們不確定情況是否如此。盡管如此，臺積電在電壓增加和性能增強方面可能有許多優勢。 TSMC FINFLEX技術此次技術論壇也推出支持N3與N3E制程的TSMC FINFLEX技術，臺積電指出N3將搭配創新的TSMC FINFLEX架構，以精確定制性能，功耗和面積。FINFLEX 技術提供多樣化標準組件選擇，能精準協助客戶完成符合其需求的系統單芯片設計，各功能區塊采用最優化的鰭結構，支持所需效能、功耗與面積，同時整合至相同的芯片上。提供芯片設計人員多樣化的標準組件選擇。 包括支持超高效能、最佳功耗效率與晶體管密度及平衡兩者的高效效能。當使用基于 FinFET 的節點時，芯片設計人員可以在使用不同晶體管的不同庫之間進行選擇。當開發人員需要以性能為代價來最小化裸片尺寸并節省功耗時，他們會使用雙柵極單鰭 (2-1) FinFET（見圖）。但是，當他們需要在芯片尺寸和更高功率的權衡下最大限度地提高性能時，他們會使用三柵極雙鰭 (3-2) 晶體管。當開發人員需要平衡時，他們會選擇雙柵極雙鰭 (2-2) FinFET。 
目前，芯片設計人員必須堅持使用一種庫/晶體管類型，用于整個芯片或SoC設計中的整個模塊。例如，CPU內核可以使用2、3個FinFET來實現，以使其運行得更快，或者使用1、2個FinFET來降低其功耗和占用空間。這是一個公平的權衡，但它并不是所有情況的理想選擇，特別是當我們談論3納米級節點時，使用起來比現有技術更昂貴。FinFlex不能替代節點專業化（性能，密度，電壓），因為工藝技術在單個工藝技術中比ibraries或晶體管結構有更大的差異，但FinFlex似乎是優化臺積電N3節點性能，功耗和成本的好方法。最終，這項技術將使FinFET的靈活性更接近于基于納米片的GAAFET，將提供可調節的通道寬度，以獲得更高的性能或降低功耗。N6e超低功耗平臺會中揭示3D IC技術最新成果及推出N6e超低功耗平臺。 臺積電表示，支持CoW及WoW技術的7納米芯片已量產， 5納米技術支持預計2023年完成。臺積電2020年技術論壇揭示N12e技術，奠基于此項技術成功，正在開發下一代N6e技術，主要提供邊緣人工智能及物聯網裝置所要求的運算能力及能源效率。臺積電表示，N6e技術將以臺積電先進的7納米制程為基礎，其邏輯密度可望較N12e多3倍，將成為臺積電超低功耗平臺的一環，此平臺完備的組合涵蓋邏輯、射頻、模擬、嵌入式非揮發性存儲器及電源管理IC解決方案，支持邊緣人工智能與物聯網應用。 3D Fabric平臺臺積電公布3D Fabric平臺取得的兩大突破性進展，一是臺積電已完成全球首顆以各應用系統整合芯片堆疊(TSMC-SoICTM)為基礎的中央處理器，采用芯片堆疊于晶圓之上(Chip-on- Wafer, CoW)技術將SRAM堆疊為3級緩存；二是使用 Wafer-on-Wafer (WoW) 技術堆疊在深溝槽電容器芯片頂部的突破性智能處理單元。臺積電表示，為滿足客戶對系統整合芯片及其他3D Fabric系統整合服務需求，全球首座全自動化3D Fabric晶圓廠預計下半年開始生產。 2024年將擁有ASML新一代High-NA EUV設備臺積電研發資深副總經理米玉杰（Y.J. Mii）在硅谷的臺積電技術論壇中透露，臺積電將于2024年擁有ASML新一代High-NA EUV設備。臺積電將在2024年引入高數值孔徑極紫外光（High-NA EUV）光刻機，以滿足客戶需求并推動創新。 不過，米玉杰沒有透露該設備大規模量產的時程。臺積電業務開發資深副總經理張曉強補充道，臺積電 2024 年并不準備運用新機來生產，主要用于與合作伙伴的研究。TechInsights半導體經濟學家G. Dan Hutcheson稱，臺積電2024年擁有這種設備的重要性在于，臺積電將更快速接觸到最先進技術。ASML新一代High-NA EUV是邁向2納米競爭的關鍵武器，因精密度更高、設計零件更多，機型比前一代大30%，重量超過200公噸的雙層巴士大小，估算每臺要價4億美元。新一代High-NA EUV 原型機有望在2023年上半年完成，2024年推出，2025年投入使用，2026年到2030年主力出貨。 臺積電對手英特爾早前已宣布率先搶下新一代High-NA EUV 機種，預計2025年投產。*博客內容為網友個人發布，僅代表博主個人觀點，如有侵權請聯系工作人員刪除。
