Verilog HDL與VHDL及FPGA的比較分析, Verilog HDL 優點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優勢。 缺點：很多錯誤在編譯的時候不能被發現。 VHDL 優點：語法嚴謹，層次結構清晰。 缺點：熟悉時間長，不夠靈
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比較 分析 FPGA VHDL HDL Verilog
在嵌入式設計中降低CPLD的功耗,從事便攜式或手持產品設計的工程師都明白對于如今的設計，最大限度地降低功耗是必不可少的要求。但是，只有經驗豐富的工程師理解盡可能地延長系統的電池壽命的那些微妙但又重要的細節。本文中我們將重點放在這些經驗
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功耗 CPLD 降低 設計 嵌入式
CPLD應用于嵌入式系統與CAN總線網絡通信,1.引言可編程邏輯器件PLD（Programmable logic Device）就是由用戶進行編程實現所需邏輯功能的數字專用集成電路ASIC。可編程邏輯器件在現代電子工程設計中得到了廣泛應用。它是在PAL，GAL等邏輯器件的基礎上發展起來
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總線 網絡通信 CAN 系統 應用 嵌入式 CPLD
本文介紹了一種數據格式轉換的設計方案。該方案采用VHDL對一塊CPLD芯片進行編程，使其實現從16位并行數據到8位并行數據的轉換，并將EISA口的數據輸出速率提高一倍，達到信源要求。
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VHDL 設計實現 發生 有線電視機頂盒
基于CPLD和嵌入式系統的高速數據采集系統的設計與實現,介紹一種基于CPLD和嵌入式系統的高速數據采集系統，并詳細闡述了系統的結構和軟硬件的實現方案。
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系統 設計 實現 數據采集 高速 嵌入式 基于 CPLD
數字電壓表的VHDL設計與實現,介紹數字電壓表的組成及工作原理，論述了基于VHDL語言和FPGA芯片的數字系統的設計思想和實現過程。
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實現 設計 VHDL 電壓表 數字
基于VHDL語言的智能撥號報警器的設計,介紹了以EDA技術作為開發手段的智能撥號報警系統的實現。本系統基于VHDL語言，采用FPGA作為控制核心，實現了遠程防盜報警。該報警器具有體積小、可靠性高、靈活性強等特點。
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報警器 設計 撥號 智能 VHDL 語言 基于
本文設計了一種基于CPLD的可編程高精度CCD信號發生器。充分利用CPLD的可編程性．模擬出滿足系統要求的CD信號，輸出信號頻率達到1IMHZ。
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CPLD CCD 可編程 高精度
移動電話、便攜式媒體播放器、掌上游戲機和數碼相機等便攜式產品的激增，使得系統設計人員承受著越來越大的壓力。他們必須不停地開發提供擁有新特性和功能的產品，并盡量縮短產品的上市時間。那么，CPLD可微為便攜設
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產品設計 挑戰 便攜式 解決 CPLD 利用
摘要：本文根據發射激光信號的要求,采用CPLD產生了頻率及占空比可調的激光調制信號,利用視頻同步分離器LM1881實現了激光調制信號與視頻輸入信號的同步,保證了激光光束多參數測量中測量設備的同步工作,在實際應用中取
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CPLD 發射 調制器 激光
為了在不增加CPU工作負擔的前提下，實現標準鍵盤和矩陣鍵盤雙鍵盤同時工作，提出了一種基于復雜可編邏輯器件(CPLD)的矩陣鍵盤掃描方案，實現了在矩陣鍵盤狀態控制下CPLD自動完成鍵盤掃描、編碼、輸出的功能，CPU通過定時器中斷服務程序定時查詢矩陣鍵盤狀態，并將按鍵值直接送入鍵盤緩沖區，供其他程序使用。給出了CPLD部分模塊的VHDL語言實現和仿真波形。在矩陣鍵盤的掃描、編碼、輸出完全不需CPU控制的前提下，實現標準鍵盤和矩陣鍵盤雙鍵盤同時使用。
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CPLD 矩陣 鍵盤掃描 模塊設計
擴展其最受歡迎的CPLD產品的供應，Altera公司今天宣布推出MAX? V器件系列。與競爭CPLD相比，MAX V系列總功耗降低了一半，同時保持了最初MAX系列獨特的瞬時接通、單芯片和非易失特性。
新的MAX V CPLD密度范圍在40到2,210個邏輯單元(LE)之間，具有低功耗和高性能特性，非常適合各類市場領域中的通用和便攜式設計，包括，固網、無線、消費類、計算機/存儲、汽車電子和廣播等。
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Altera CPLD
基于ARM和μC／OS-Ⅱ的在線磷酸根離子監測儀設計,摘要：基于火電廠磷酸根離子在線測量的精度和穩定性需要，該磷酸根離子監測儀是依據磷釩鉬黃分光光度法原理，采用高性能的ARM微控制器和穩定可靠的mu;C／OS-Ⅱ操作系統來完成在線式磷酸根離子檢測儀管理控制系統的要
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ARM AC-DC 電源 USB CPLD 放大器
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