- 引言隨著大規(guī)模集成電路的快速發(fā)展，系統(tǒng)設(shè)計已從傳統(tǒng)的追求大規(guī)模、高密度逐漸轉(zhuǎn)向提高資源利用率，...
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FPGA VC++ DSP CPCI CPLD
- 本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間，其最長時間設(shè)定可長達99小
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240C Q240 VHDL 240
- 應(yīng)用VHDL語言設(shè)計數(shù)字系統(tǒng)，大部分設(shè)計工作可在計算機上完成，從而縮短系統(tǒng)開發(fā)時間，提高工作效率。下面介紹...
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VHDL 交通燈控制器
- CPLD設(shè)計的CCD信號發(fā)生器技術(shù),本文設(shè)計了一種基于CPLD的可編程高精度CCD信號發(fā)生器。充分利用CPLD的可編程性．模擬出滿足系統(tǒng)要求的CD信號，輸出信號頻率達到1IMHZ。1 引言
CCD (Charge Coupled Devices)電荷藕合器件是20世紀70年代初發(fā)展起來
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技術(shù) 信號發(fā)生器 CCD 設(shè)計 CPLD
- IP(IntellectualPropcrty)就是常說的知識產(chǎn)權(quán)。美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC...
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IP核 晶閘管 EDA VHDL
- VHDL設(shè)計的串口通信程序,本模塊的功能是驗證實現(xiàn)和PC機進行基本的串口通信的功能。需要在
PC機上安裝一個串口調(diào)試工具來驗證程序的功能。
程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗位）的串口控
制器，10個bit是1位起始位，8個數(shù)據(jù)位
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程序 通信 串口 設(shè)計 VHDL
- CPLD設(shè)計的驅(qū)動數(shù)碼顯示電路案例,顯示原理：
八段數(shù)碼顯示管如圖1.1 所示，八段數(shù)碼管每一段為一發(fā)光二極管，共有a～g 以及小數(shù)點dp 八個發(fā)光二極管。將八段數(shù)碼管中的每個二極管的陰極并聯(lián)在一起，組成公共陰極端。這樣把共陰極管腳接地，此時
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電路 案例 顯示 數(shù)碼 設(shè)計 驅(qū)動 CPLD
- 摘要：Petri網(wǎng)是離散事件系統(tǒng)建模的重要工具，本文使用硬件描述語言VHDL實現(xiàn)了基于Petri網(wǎng)的并行控制器...
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VHDL FPGA Petri 并行控制器
- 傳統(tǒng)的定時器硬件連接比較復(fù)雜，可靠性差，而且計時時間短，難以滿足需要。本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間，其最長時間設(shè)定可長達99小時59分59秒。完全可以滿足用戶的需要，使用也更為方便。
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VHDL 定時器
- CPLD(ComplexprogrammableLogicDevice，復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來的，具有...
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CPLD DSP 人機接口模塊
- 在此將VHDL語言設(shè)計的計數(shù)器應(yīng)用于脈搏測量，精確的計量出脈搏跳動，并通過數(shù)碼管直觀地表示出來。顯示出VHDL語言設(shè)計數(shù)字系統(tǒng)與醫(yī)學的緊密聯(lián)系及其在醫(yī)療實踐中的巨大應(yīng)用前景。實踐證明，將EDA技術(shù)與醫(yī)學相結(jié)合，不僅能促進EDA技術(shù)的深入發(fā)展，而且能夠極大地推動醫(yī)學的進步。
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醫(yī)學 應(yīng)用 技術(shù) EDA 語言 核心 VHDL
- 介紹一種基于VHDL的可變速彩燈控制器的設(shè)計方案，該系統(tǒng)無需外加輸入信號，只需一個時鐘信號就能實現(xiàn)以4種不同速度循環(huán)演示8種花型。該系統(tǒng)較以前的傳統(tǒng)設(shè)計具有硬件電路簡單、體積小、功耗低、可靠性高等特點。特別是可以在不修改硬件電路的基礎(chǔ)上，僅通過更改軟件就能實現(xiàn)任意修改花型的編程控制方案，而且設(shè)計非常方便，設(shè)計的電路保密性強。
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控制器 設(shè)計 彩燈 變速 VHDL 基于
- 常用FPGA/CPLD四種設(shè)計技巧,FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日
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技巧 設(shè)計 FPGA/CPLD 常用
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