考慮沖擊環境下定時器會遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設計的雙振蕩定時器。此定時器能有效地解決爆破作業中延時雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時序比集成芯片更加容易控制。在FPGA實現,該設計的定時精度達到納秒級,很好地滿足系統性能要求。本方法具有結構簡單、成本低、可靠性高、精度高等優點。
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定時器 納秒級 FPGA
一種獨立式多分辨率VGA/DVI壓縮存儲系統，該系統支持VGA/DVI輸入，同時支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續壓縮和存儲。在100 MHz時鐘頻率下，系統可以對圖像SXGA和UXGA實時壓縮為(25幀/s)和(17幀/s)。實驗表明，在不同碼率下，系統的單幀圖像壓縮性能與JPEG2000標準近似，PSNR值優于JPEG標準。
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VGA/DVI壓縮存儲系統 圖像壓縮 FPGA
為了解決SAR匹配成像數據以及合成孔徑雷達中頻采樣后高速海量數據的存儲問題，介紹了一種基于FPGA控制的NAND Flash數據存儲及回放系統設計方案。實驗證明,該系統能以3 Gb/s碼流實時存儲數據具有強實時性，且性能穩定，有很好的工程使用價值。
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合成孔徑雷達 海量數據存儲 FPGA
在通信系統中應用廣泛。由于RS碼的譯碼復雜度高，數字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數可以根據需要靈活設置。
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RS編譯碼 差錯控制編碼技術 FPGA
為了準確截獲并識別目標信號，針對軍事通信信號環境設計了一種MSK信號檢測識別方法，并使用FPGA進行了設計實現。
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MSK信號檢測 頻譜利用率 FPGA
針對現有的動態背景提取運動目標物體算法復雜且難以在硬件上實現的問題，研究了改進型surendra背景更新算法原理的特點，提出了改進型surendra背景更新算法的硬件結構，并對硬件結構進行綜合、仿真后，在FPGA芯片上實現。
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運動目標提取 surendra背景更新算法 FPGA
為實現智能車全景視覺系統的應用研究平臺，設計了一種基于FPGA+雙DSP的實時6通道數字圖像采集與處理系統。該系統由兩片FPGA與兩個DSP組成。第一個FPGA進行多通道視覺圖像采集的同步控制、邏輯處理，第二片FPGA輔助DSP進行海量圖像數據的高速并行處理。
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全景視覺系統 FPGA+DSP 數字圖像采集與處理系統
本文主要完成了嵌入式圖像監控系統的設計，該系統克服了模擬圖像監控技術具有的弊端，在普通家庭、臨時性作業場所中具有很強的應用前景。這些領域一般對視頻傳輸指標的要求不一定很高，但要求便于攜帶，同時功耗較小(例如臨時性場合等)，具有體積小、功耗低、成本低、速度快、穩定性好等特點，可以有效地克服傳統的基于計算機的監控系統的缺點。系統可做為一個智能部件“嵌入”到各種應用系統中，如將其配上網絡接口接上計算機系統，即可構成一個監控網絡系統，是一種相對獨立的OEM部件。
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圖像監控系統 NiosII FPGA
針對高速視覺測量系統數據處理速度快、數據處理量大的特點，將FPGA技術與DSP技術相結合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統。詳細介紹了FPGA技術與多DSP技術在數字圖像處理過程中的不同應用、高速視覺測量系統的總體結構以及各部分的工作原理。
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高速視覺測量系統 DSP FPGA
提出一種實時數字化光纖傳輸系統，該系統分為發送端和接收端。發送端用A／D轉換器將輸入的模擬信號數字化，再用FPGA對數據進行處理，并通過光纖傳輸。同時，FPGA還控制A／D轉換器的工作。接收端用串行收發器TLK1501對接收數據進行解碼處理，還原有效信號。實驗表明，該系統實時性好、信號傳輸誤碼率低、工作性能穩定、抗干擾性強，系統具有可行性和有效性。
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高速數字信號傳輸 寬帶 FPGA
參照ISO/IEC 18000-6 Type B 協議設計了一款工作頻率為915 MHz的射頻讀卡器，采用FPGA完成協議中規定的數字信號處理，C8051F020單片機作為主控器。利用Verilog HDL硬件描述語言，搭建FPGA內部各個小模塊及系統的驗證平臺，選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標器件，使用Quartus II進行綜合，并通過時序和功能驗證。
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射頻讀卡器 數字信號處理 FPGA
近年來，ITS在城市交通管理方面得到了普遍應用，在緩解道路交通、防 范交通違章及事故發生等方面獲得了良好的效果。本文針對ITS應用，特別是電子警察系統的應用，提出了車輛違章視頻檢測方案，以適應ITS的發展需求。
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車輛違章檢測 電子警察 FPGA
雷達信號的檢測多是在干擾背景下進行，如何從干擾中提取目標信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設備。恒虛警處理是雷達信號處理的重要組成部分，慢門限恒虛警處理主要是針對接收機熱噪聲，文中介紹一種基于FPGA嵌入式設計的慢門限恒虛警處理電路，給出了仿真模型及仿真結果，并已將其用于某檢測器中，取得了良好的經濟效益。
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慢門限恒虛警處理電路 內部噪聲 FPGA
介紹了Xilinx FPGA中DCM的結構和相關特性，提出了一種基于Xilinx FPGA的DCM動態重配置的原理方法，并給出了一個具體的實現系統。系統僅通過外部和Xilinx XC4VFX100相連的少數控制線，就可以在輸入100 MHz時鐘源的條件下，對DCM進行50～300 MHz范圍內準確、快速地變頻。本設計系統具有接口簡單、實時性強、穩定性高等特點，目前已成功應用到某星載系統中。
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DCM配置 時鐘源 FPGA
循環冗余碼校驗CRC（Cyclic Redundancy Check）廣泛用于通訊領域和數據存儲的數據檢錯。基于FPGA在通訊領域和數據存儲的應用越來越廣泛,CRC的編碼解碼模塊已經是FPGA上的常用模塊了。采用超前位計算實現CRC在FPGA上的并行運算,通過實際應用證明該算法能有效實現硬件的速度與資源合理平衡。
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數據檢錯 CRC FPGA
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