紹了一種利用工具軟件MATLAB強大的數學功能來增強ALTERA公司的可編程邏輯器件設計軟件MAX+PLUSII的仿真功能、提高設計品質的方法，有較強的針對性。
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matlab 仿真 FPGA
為抑制電磁噪聲對懸浮控制系統的影響，介紹了一種通過避開噪聲持續時間進行A/D采樣的方法，詳細討論了該方法的原理與實現。實踐表明，它能有效地防止噪聲引入控制系統，提高系統的性能
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懸浮控制 降噪 A/D采樣 FPGA
基于FPGA設計的驅動電路是可再編程的，與傳統的方法相比，其優點是集成度高、速度快、可靠性好。若要改變驅動電路的時序，增減某些功能，僅需要對器件重新編程即可，在不改變任何硬件的情況下，即可實現驅動電路的更新換代。通過對TCDl50lD輸出圖像信號特征的簡要分析，分別闡述了內、外2種除噪方法，并給出了相應的時序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅動時序及AD9826的采樣時序進行了設計及結果仿真，使CCD的驅動變得簡單且易于處理，這是傳統邏輯電路無法比擬的，對其他CCD時
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CCD驅動時序 模擬信號處理 FPGA
本文只談及了一些基本的概念。這里所涉及的任何一個主題都可以用整本書的篇幅來討論。關鍵是要在為PCB版圖設計投入大量時間和精力之前搞清楚目標是什么。一旦完成了版圖設計，重新設計就會耗費大量的時間和金錢，即便是對走線的寬度作略微的調整。不能依賴PCB版圖工程師做出能夠滿足實際需求的設計來。原理圖設計師要一直提供指導，作出精明的選擇，并為解決方案的成功負起責任。
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PCB 電容 SERDES FPGA
你接到要求用FPGA實現FIR濾波器的任務時，也許會想起在學校里所學的FIR基礎知識，但是下一步該做什么呢?哪些參數是重要的?做這個設計的最佳方法是什么?還有這個設計應該怎樣在FPGA中實現?現在有大量的低成本IP核和工具來幫助你進行設計，因為FIR是用FPGA實現的最普通的功能。
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FIR濾波器 DSP LUT FPGA
賽靈思公司開發了一種規則驅動的方法。首先根據PCB和FPGA設計要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設計小組就可以盡可能早地開始各自的設計流程。 如果在設計流程的后期由于PCB布線或內部FPGA性能問題而需要進行調整，在采用這一方法晨這些問題通常也已經局部化了，只需要在PCB或FPGA設計中進行很小的設計修改。
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PCB IO引腳分配 FPGA
在FPGA開發的各個階段，市場為我們提供了很多優秀的EDA工具。面對眼花繚亂的EDA工具，如何充分利用各種工具的特點，并規劃好各種工具的協同使用，對FPGA開發極其重要。本文將通過開發實例“帶順序選擇和奇偶檢驗的串并數據轉換接口”來介紹基于多種EDA工具——QuartusII、FPGA CompilerII、Modelsim——的FPGA協同設計。
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FPGA；EDA；協同設計
時序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題。由于客戶對于和現場應用工程師共享源代碼通常非常敏感，因此我們通常都是通過將工具的潛力發揮到極致來幫助客戶解決其時序問題。當然好消息就是通過這種方法以及優化RTL代碼，可以解決大多數時序問題。
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時序問題 FPGA
FPGA(Field Pmgrammable Gate Array)現場可編程門陣列在數字電路的設計中已經被廣泛使用。這種設計方式可以將以前需要多塊集成芯片的電路設計到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強了系統的可靠性和設計的靈活性。本文詳細介紹了已在實際項目中應用的基于FPGA的串口通訊設計。本設計分為硬件電路設計和軟件設計兩部分，最后用仿真驗證了程序設計的正確性。
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Verilog 串口通訊 FPGA
誘發電位是神經系統接受各種外界刺激后所產生的特異性電反應。它在中樞神經系統及周圍神經系統的相應部位被檢出，與刺激有鎖時關系的電位變化，具有能定量及定位的特點，往往較常規腦電圖檢查有更穩定的效果，從而在診斷及研究神經系統各部位神經電生理變化方面，有重要作用。
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腦電電位 VGA FPGA 誘發電位
SoC是大規模集成電路的發展趨勢。SoC設計必須依靠完整的系統級驗證來保證其正確性。基于FPGA的驗證平臺能夠縮短SoC驗證時間，并提高驗證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設計了一個基于片上總線的SoC原型驗證平臺，并將VxWorks嵌入式操作系統應用于此平臺，通過軟硬件協同驗證的方法，驗證了平臺的可靠性。該平臺在CF卡及通用智能卡SoC芯片驗證中得以應用。
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SoC驗證平臺 系統級驗證 FPGA
介紹了一種以FPGA 可編程邏輯器件為設計平臺的、采用大屏幕全彩led 顯示屏進行全彩灰度圖像顯示的掃描控制器實現方案。經過對“19 場掃描”理論灰度實現原理的分析，針對采用該方法實現的全彩LED
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LED 顯示屏設計 FPGA
針對調制樣式在不同環境下的變化，采用了FPGA部分動態可重構的新方法，通過對不同調制樣式信號的解調模塊的動態加載，來實現了不同環境下針對不同調制樣式的解調這種方式比傳統的設計方式具有更高的靈活性、可擴展性，并減低了成本和功耗該設計方案同時也介紹了FPGA部分動態可重構的概念和特點，可以對其它通信信號處理系統設計提供一定的參考。
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可重構技術 解調模塊 FPGA
最近FPGA供應商推出的新型可編程器件進一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對設計工程師很有吸引力，但使用這 些器件所涉及的復雜設計規則和接口協議，要求設計工程師經過全面的培訓，并需要進行參考設計評估、設計仿真和驗證工作。另一方面，FPGA應用中非常復雜 的模擬設計，例如用于內核、I/O、存儲器、時鐘和其它電壓軌的DC/DC穩壓器，也要求新的解決方案。本文討論的高性能DC/DC轉換器有助于系統設計 工程師克服這些挑戰。
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電壓軌 DC/DC FPGA
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