- 本文設計的系統采用PLX公司生產的CPCI協議轉換芯片PCI9054，通過Verilog HDL語言在FPGA中產生相應的控制信號，完成對數據的快速讀寫，從而實現了與CPCI總線的高速數據通信。
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CPCI協議轉換 Verilog FPGA
- 針對數據采集系統有信號形式多樣、實時傳輸和靈活配置的要求，介紹了一種基于FPGA的數據采集和傳輸系統，以及系統數字電路的程序設計。該系統以現場可編程邏輯陣列（FPGA）作為數據采集、預處理、組幀和傳輸的控制核心，通過低速串口接收控制命令，以高速USB接口向控制臺發送采集數據幀，設計了數字FIR濾波器濾除采集電路的信號干擾。
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數字FIR濾波器 數據采集系統 FPGA
- 為實現某專用接口裝置的接口功能檢測，文中詳細地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設計了該類型編碼的接收、發送電路。重點分析了電路各模塊的設計思路。電路采用SOPC模塊作為中心控制器，設計簡潔、可靠。試驗表明：該設計系統運行正常、穩定。
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串行編碼 SOPC FPGA
- 目前基于銅電纜的高速串口能夠以數千兆位速率進行數據傳送，并可通過使用多個并行通道達成超過100Gbps的數據傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
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DSP LGA FPGA DDM
- 為了提高指紋識別系統的實時性和處理速度，設計和實現了一種基于FPGA的嵌入式指紋識別系統。該系統采用處理器結合自定義硬件邏輯的方法，以下載到FPGA的MICOBLAZE嵌入式軟核為系統控制模塊，運用FPGA路基單元實現指紋圖像的處理。
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指紋識別 MICOBLAZE FPGA
- 1 引言近年來，由于微電子學和計算機技術的迅速發展，給EDA技術行業帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
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Verilog CPLD FPGA HDL 漢明碼
- 由于Canny算法自身的復雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎，并采用了流水線技術來對系統的結構改進和優化。最后通過對有加速器和無加速器的系統分別做圖像處理，并對統計時間對比分析。結果表明經過加速改進的系統相對節約了處理時間，并能實時高效地處理復雜圖像的邊緣。
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流水線技術 圖像處理 FPGA
- 簡要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關處理的基礎上,提出了采用補碼配對相減匹配濾波法實現同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設計簡單,而且使電路得到極大的優化,大大節省了FPGA內部資源。
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M序列碼 幀同步提取 FPGA
- 現場可編程邏輯門陣列（FPGA）在通信系統中的應用越來越廣泛。隨著通信系統的復雜化和功能多樣化,很多系統需要在不同時刻實現不同的功能,多數場合需要FPGA能夠支持在線動態配置;在某些安全領域,需要對FPGA程序進行加密存儲、動態升級。這里根據應用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動態加載方法。該方法具有靈活、安全、可靠的特點,在通信電子領域具有一定的參考價值。
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動態配置 FPGA CPLD
- 介紹一種針對FPGA優化的時間數字轉換陣列電路。利用FPGA片上鎖相環對全局時鐘進行倍頻與移相，通過時鐘狀態譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數字轉換的功能。
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時間數字轉換 鎖相環 FPGA
- 綜合考慮面積和速度等因素，采用一次多項式擬合實現了簡單快速的log-add算法單元。實驗結果表明，在相同的精度要求下，其FPGA實現資源占用合理，硬件開銷好于其他次數的多項式擬合實現方案。
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log-add算法單元 多項式擬合 FPGA
- 通過對傳統Canny邊緣檢測算法的分析提出了相應的改進方法。通過模板代替卷積、適當的近似變換、充分利用并行處理單元等使其能夠用FPGA實現。
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Canny邊緣檢測算法 卷積 FPGA
- 介紹了基于FPGA設計的三相PWM發生器。該發生器具有靈活和可編程等優點,可應用于交流電機驅動用的三相電壓源逆變器。實驗結果驗證了本設計的有效性。
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PWM發生器 三相逆變器 FPGA
- 小波變換在ECG信號處理中的應用得到了很多研究人員的關注。本文研究了5層5/3提升小波變換及其反變換的FPGA實現，并將其應用于ECG信號的壓縮，在均方誤差可控的范圍內獲得了較大的壓縮比，并利用設計的硬核實現了信號的重建。
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ECG信號處理 小波變換 FPGA
- 傳統的嵌入式產品只能實現某種特定的功能，不能滿足用戶可變的豐富多彩的應用需求。為解決這個問題，本文設計并實現了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統，以實現系統對多種本地應用和網絡的支持。
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Java平臺 JNI FPGA
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