- 基于FPGA PCI的并行計算平臺實,本文介紹的基于PCI總線的FPGA計算平臺的系統實現：通過在PC機上插入擴展PCI卡，對算法進行針對并行運算的設計，提升普通PC機對大計算量數字信號的處理速度。本設計采用5片FPGA芯片及相關周邊芯片設計實現這一并行高速
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計算 平臺 并行 PCI FPGA 基于
- 近日，NEC 推出了半導體設計高階綜合工具CyberWorkBench的FPGA專用版。CyberWorkBench是NEC開發的以C語言為基礎的LSI（注1）設計工具。該工具以ANSI-C、SystemC等C語言程序作為輸入，以自動生成高性能和高質量的電路的合成工具為中心，具備與軟件協調的高速驗證環境、源碼調試功能、形式屬性驗證等豐富的驗證功能，從而實現 All-in-C 。通常在設計LSI時，要使用硬件專用的描述語言HDL（注2），而使用CyberWorkBench，由于可以輸入C語言，從而使設計描述
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NEC FPGA
- 基于FPGA的二次群數字信號分接部分功能實現,1.引言 為了提高傳輸速率，擴大通信容量，減少信道數量，通常把多路信號復用成一路信號進行傳輸。在多種復用方式中，時分復用是一種常用的方式。時分復用是多路信號按照時間間隔共享一路信道進行傳輸。復接是把多
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功能 實現 部分 信號 FPGA 數字 基于
- 摘要 針對一般無線通信系統抗干擾、抗噪聲以及抗多徑性能力差的缺點，提出了一種基于FPGA的直接序列擴頻系統設計。該設計采用63位的pn碼作為擴頻調制的碼序列，在發送端，對信息碼進行擴頻調制；在接收端，對收到的擴
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FPGA 直接序列 擴頻系統
- 介紹如何從比RTL更高層次的抽象層分析資源共享，讓資源占用率比依賴RTL設計中的互斥任務的方法更低。
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FPGA SAD 算法 資源利用率
- 摘要：作為高傳輸速率和低設計成本的傳輸技術，串行傳輸技術被廣泛應用于高速通信領域，并已成為業界首選。在此基于對高速串行傳輸系統的分析，對實例進行了總體設計驗證，最終達到高速傳輸的目的。
關鍵詞：FPGA；
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FPGA 高速串行 傳輸系統
- 摘要：采用Verilog HDL語言作為硬件功能的描述，運用模塊化設計方法分別設計了通用異步收發器(UART)的發送模塊、接收模塊和波特率發生器，并結合現場可編程門陣列(FPGA)的特點，實現了一個可移植的UART模塊。該設計不
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FPGA 異步收發器
- 引言 數據采集在工業測控領域里有廣泛的應用，它已成為計算機測控系統的一個重要的環節，尤其在設備故障監測系統中，由于各種設備的結構復雜，運動形式多種多樣，發生故障的可能部位很難確定，因此我們需要從設
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FPGA 多通道 同步數據采集 系統設計
- Digilent公司推出了一款新型的基于FPGA的硬件開發平臺，NEXYSTM3開發板。此開發板采用了Xilinx公司最先進的Spartan6 FPGA芯片，擁有48M字節大小的外部存儲器（包括2個由Micron公司生產的非易失性的相變存儲器）、USB以及以太網接口，還有其他通用的I/O器件。
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Digilent FPGA
- 摘要：為了對交通燈系統進行精確控制，采用FPGA實驗板，在QuartusⅡ軟件環境下，分別實現脈沖發生模塊、狀態定時模塊、交通燈顯示模塊、時間顯示模塊，進行仿真實驗和硬件下載，獲得的測試結果滿足設計要求。由于采用
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FPGA 交通燈 系統 控制設計
- 摘要：介紹了遠距離測溫器的結構組成和工作原理，設計了基于FPGA的遠距離測溫器數控系統的數據采集與控制系統，使用Altera公司的Cyclonell系列的FPGA實現了包括數據采集、數據通信等控制功能，著重敘述了硬件與軟件的
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FPGA 測溫器 數控 系統設計
- 摘要：針對跳頻通信系統有固有噪聲的特點，結合DDS+DPLL高分辨率、高頻率捷變速度的優點，并采用Altera公司的Quartus-Ⅱ_10．1軟件進行設計綜合，提出了一種新型的跳頻信號源。結果表明，該設計中DPLL時鐘可達到12
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FPGA DPLL DDS 跳頻信號源
- 本文提出的軟硬件設計思想經實踐證明是可行的，并且在實際的系統中工作良好。該思想可以進一步推廣到多機容錯系統中。在多機系統中，我們在定制好各臺機器的工作計劃后，就可以利用本文提到的給每臺服務器一個計劃運行時間這一思想來解決實際問題。另外，使用Nios軟核處理器，可以定制很多的UART口，這一點就遠遠優于需要擴展串口電路的普通單片機，從而在硬件設計和軟件設計上大大降低了難度。
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Nios 備份 智能容錯系
- FPGA實現復接與分接系統,引言 近年來可編程器件的應用日益廣泛，使用較多的是現場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD)。FPGA器件性能優越，使用方便，成本低廉，投資風險小，使用FPGA設計可以完全根據設計者需要開發ASIC芯片，
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系統 實現 FPGA
- 隨著系統芯片(SoC)設計的體積與復雜度持續升高，驗證作業變成了瓶頸：占了整個SoC研發過程中70% 的時間。因此，任何能夠降低驗證成本并能更早實現驗證sign-off的方法都是眾人的注目焦點。臺灣工業技術研究院 (工研院
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FPGA SoC 基礎 電路仿真
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