1 編碼器和分解器的類型
編碼器分為增量和絕對兩個基本類別。增量編碼器可以監控輪軸上的兩個位置，可以在輪軸每次經過這兩個位置時產生A或B脈沖。獨立的外部電動計數器然后從這些脈沖解讀出轉速和旋轉方向。雖然適用于眾多應用，但是增量式計數器確實存在某些不足。例如，在輪軸停轉情況下，增量編碼器在開始運行之前必須首先通過調回到某個指定校準點來實現自身校準。另外，增量式計數器易受到電氣干擾的影響，導致發送到系統的脈沖不準確，進而造成旋轉計數錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標應用有影響，則
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編碼器 分解器 RDC FPGA 脈沖
Xilinx的新一代設計套件 Vivado 相比上一代產品 ISE， 在運行速度、算法優化和功能整合等很多方面都有了顯著地改進。 但是對初學者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。
本文介紹了 Tcl 在 Vivado 中的基礎應用，希望起到拋磚引玉的作用，指引使用者在短時間內快速掌握相關技巧，更好地發揮 Vivado 在 FPGA 設計中的優勢。
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Xilinx VivadoTcl FPGA cells
1 FPGA浮點運算推陳出新
以往FPGA在進行浮點運算時，為符合IEEE 754標準，每次運算都需要去歸一化和歸一化步驟，導致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規模桶形移位寄存器實現，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數和自然對數等更復雜的數學函數需要大約1000個LUT。因此隨著DSP算法越來越復雜，FPGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴重的布線擁
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Altera FPGA LUT DSP 數據通路
本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調制（SPWM）波形發生器的方法。該方法以直接數字頻率合成技術(DDS)為核心產生三相SPWM信號。并且利用VHDL設計了死區時間可調的死區時間控制器，解決了傳統的模塊電路等待方法很難產生帶精確死區時間控制的SPWM信號的問題。該方法在Quartus II 9.1環境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區時間可控制的SPWM波形。
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VHDL SPWM DDS 死區時間 FPGA 201505
本文針對成像聲納擴展圖像動態范圍和增強圖像細節的需求，提出了一種基于開方運算的動態范圍擴展方法。基于課題組研制的多波束成像聲納原理樣機的研制，分析了數據動態范圍壓縮導致圖像細節丟失的原因及其對成像質量的影響，采用JPL快速平方根近似算法改善了開方運算FPGA實現過程的資源占用和系統延時。最后，對改進設計方案進行了實驗驗證，通過多波束成像聲納系統的消聲水池實驗證明了本文動態范圍擴展方法的有效性和可行性，系統成像質量改善明顯，達到優化設計的預期目標。
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成像聲納 動態范圍 平方根 FPGA 波束成像 201505
本文對數字中頻信號處理技術進行了研究，采用軟件無線電的設計思想和解決方案，提出了一種基于“AD+FPGA”的中頻信號處理技術，在頻譜分析儀及信號分析儀等接收機中應用廣泛。
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數字中頻 軟件無線電 AD FPGA 分析儀 201505
本文通過對多種壓縮算法作進一步研究對比后發現，LZO壓縮算法是一種被稱為實時無損壓縮的算法，LZO壓縮算法在保證實時壓縮速率的優點的同時提供適中的壓縮率。如圖1(A)給出了Linux操作系統下常見開源壓縮算法的壓縮速率的測試結果，LZO壓縮算法速率極快;如圖1(B)給出了Gzip壓縮算法和LZO壓縮算法的壓縮率測試結構，從圖中可以看出，LZO壓縮算法可以提供平均約50%的壓縮率。
1 LZO壓縮算法基本原理分析
1.1 LZO壓縮算法壓縮原理
LZO壓縮算法采用(重復長度L，指回
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LZO FPGA LZSS RAM 壓縮算法
1 USB Type-C接口介紹
二十年前，第一代通用串行總線(Universal Serial Bus, USB 1.0)的出現，為各自為政的電子行業通信標準注入了互通性。而最新發布的USB Type-C接口規范將USB技術提升到了一個新的高度，能夠滿足21世紀電子行業的需求，同時也將再一次改變計算機、消費類電子產品以及移動設備之間的互連方式。輕薄、堅固、無需區分插頭方向的USB Type-C連接器拓展了由USB 3.1超速(SuperSpeed+)規范定義的各項功能，采用雙通道實現高達20
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FPGA USB Type-C 充電器 嵌入式
1 系統方案
智能加樣器系統以FPGA為控制核心，通過控制步進電機的運動，結合到位傳感器，控制整個設備機械平臺的正常運轉;通過處理液位傳感器信號和控制泵閥一體模塊，實現加樣功能;同時，采用無線網絡與安卓手機通訊，將安卓手機作為無線控制終端和數據顯示平臺。系統的設計方案如圖1所示。
為了提高系統加樣速率與效率，設計了以試管架作為加樣單位的加樣方式。如圖2所示，系統由步進電機帶動機械推臂和行車，實現試管架在進樣倉、加樣區與出樣倉之間的推動轉移，并在加樣區實現對試管的依次加樣。這種新型的加樣
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FPGA 傳感器 液位探測 注射器 單片機
前面說過，在C,C++等語言學習中，“Hello World”將會是第一個學習的代碼，但是在FPGA中由于電路驅動的復雜性，與單片機雷同，我們無法在電腦上實現“Hello World”的顯示，而必須依靠相關硬件。因此我們不得不在一定的基礎上，才能講解關于LCD1602字符液晶的驅動，以及Hello World的顯示。
雷同于前面MCU按鍵消抖動移植代碼，此處也可以移植MCU LCD1602驅動代碼。本例程不是Bingo原創，是按照網友“
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FPGA LCD1602
仿人假手作為肢殘患者重獲人手功能的主要對象，具有重大的社會需求。理想的假手應具有人手的仿生特征，主要體現在假手構造、控制方式與環境感知3個方面，但由于其有限的體積和復雜的傳感器系統，對控制系統提出了更高的要求。
現有的控制系統有外置式和內置式兩種。外置式控制系統多用于研究型假手，如Cyber Hand，Tokyo Hand，Vanderbilt Hand等，這種控制系統主要用于算法、方案的驗證，在殘疾人應用上推廣意義較小。內置式控制系統在研究型假手和商業型假手上均有應用，其中研究型假手控制系統，
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FPGA DSP
領先的技術分銷商駿龍科技有限公司發布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯網開發套件和電機驅動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進的處理能力，駿龍科技推出的產品進一步驗證了MAX® 10 FPGA的卓越性能，并進一步豐富了Altera公司的工業解決方案。
“Mpression Odyssey(奧德賽)”開發套件是一
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駿龍科技 Altera FPGA
針對LCD顯示屏溫度適應性差、可視角度小、LCD的通用驅動電路實現的對比度較低等缺點,采用OLED作為顯示器件,設計并實現了一種使用FPGA驅動OLED的顯示系統。采用PIC16F690單片機作為微處理器控制整機時序,利用FPGA進行視頻信號處理,完成格式轉換、色空間處理以及隔行轉逐行操作,最終實現驅動顯示。系統的測試結果表明,該方案不僅能顯著提高畫面對比度,而且能穩定顯示監控圖像,為后繼功能的拓展提供了平臺。
一種基于FPGA的OLED顯示系統.pdf
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FPGA OLED
作為第3代顯示器，有機電致發光器件(Organic Light Emitting Diode，OLED)由于其主動發光、響應快、高亮度、全視角、直流低壓驅動、全固態以及不易受環境影響等優異特性，具有LCD無法比擬的優點，在手機、個人電子助理(PDA)、數碼相機、車載顯示、筆記本電腦、壁掛電視以及軍事領域都具有廣闊的應用前景，因而得到了業界廣泛的關注。OLED發展至今，已經由最初的單色發展到現在的全彩，與此同時對驅動電路也提出了更高的要求，由最初的無灰階單色靜態驅動，到彩色動態驅動。
目前，OLE
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FPGA OLED
FPGA是英文Field Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。
FPGA——工作原理
FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個概念，內部包括可配置邏輯模塊CLB(Configurable Logic
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FPGA Xilinx FPGA是什么
fpga：quartusⅡ介紹
您好，目前還沒有人創建詞條fpga：quartusⅡ!
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