- 傳統的綜合技術越來越不能滿足當今采用 90 納米及以下工藝節點實現的非常大且復雜的 FPGA 設計的需求了。問題是傳統的 FPGA 綜合引擎是基于源自 ASIC 的方法，如底層規劃、區域內優化 (IPO,In-place Optimization) 以
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Synplify Premier FPGA 時序收斂
- 摘要：在分析了IRIG-B(DC)碼碼型特點的基礎上，提出了一種IRIG-B(DC)時間碼解碼的設計方法。該方法由少量外圍電路與一片現場可編程門陣列(FPGA)芯片組成，來實現對IRG-B(DC)碼的解碼、1 PPS信號輸出、實時時間顯示以
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IRIG-B FPGA DC 解碼
- 摘要：以XC2V1500-FPGA為硬件架構，設計了一種圖像信號發生器，作為自適應光學系統波前處理機的信號源，為波前處理機的調試和算法驗證提供支持。系統采用大容量的NAND型FLASH存儲數據，存儲容量為1 GB。圖像數據通過
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FLASH FPGA ROM 圖像信號發生器
- O.引言本系統利用單片機和FPGA有效的結合起來共同實現等精度頻率測量和IDDS技術，發揮各自的優點，使設計變得 ...
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單片機 FPGA 頻率測量 IDDS技術
- SoC系統設計--具有X86到ARM二進制翻譯和執行功能,二進制翻譯是一種直接翻譯可執行二進制程序的技術，能夠把一種處理器上的二進制程序翻譯到另外一種處理器上執行。它使得不同處理器之間的二進制程序可以很容易的相互移植，擴大了硬件/軟件的適用范圍，有助于打破處理
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二進制 翻譯 執行 功能 ARM X86 系統 設計 具有 SoC
- 摘要：利用功能強大的FPGA實現視頻圖像的一種運動估計設計，采用的搜索方法是三步搜索法。在進行方案設計時，本文采用了技術比較成熟的VHDL語言進行設計，并使用Quartus II軟件進行時序仿真。由仿真結果可知，無論是
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FPGA 運動估計
- 1.引言由于FPGA 良好的可編程性和優越的性能表現，當前液晶拼接屏幕采用FPGA 芯片的嵌入式系統數量呈現迅速增加的趨勢，特別是在需要進行大規模運算的通信領域。目前FPGA 配置數據一般使用基于SRAM 的存儲方式，掉電
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FPGA 通信領域 嵌入式 方案
- 腦機接口BCI(Brain Computer Interface)是一種新穎的人機接口方式。它的定義是：不依賴于腦的正常輸出通路(外周神經系統及肌肉組織)的腦-機(計算機或其他裝置)通訊系統[1]。液晶面板走勢要實現腦機接口，必須有一種能
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FPGA 腦機接口 系統方案
- 本文首先提出了一種基于有限狀態機的電梯控制器算法，然后根據該算法設計了一個三層電梯控制器，該電梯控制器的正確性經過了仿真驗證和硬件平臺的驗證。本文的電梯控制器設計，結合了深圳信息職業技術學院的實際電梯
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FPGA 電梯控制器 系統設計 方案
- 1 引言在學習《電子線路》、《信號處理》等電子類課程時，高校學生只是從理論上理解真正的信號特征。不能真正了解或觀察測試某些信號。而幅頻特性和相頻特性是信號最基本的特征.這里提出了基于單片機和FPGA的頻率特性
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FPGA 單片機 信號測試 方案
- 摘要：基于FPGA硬件實現固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進行行方向的卷積，再進行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設計為一個單元體的循環過程，在
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FPGA 倍率 圖像
- 基于ARM和FPGA的時間同步儀控制單元設計,摘要 以時間同步儀的功能為出發點，設計了基于ARM和FPGA的控制系統，該系統以ARM芯片S3C2440A為控制核心，在FPGA芯片XCS30的輔助控制下，完成了時間同步儀系統的人機交互、參數設定、電文處理、遠程控制等功能。通
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控制 單元 設計 同步 時間 ARM FPGA 基于
- 摘要 電力線通信設備的研發需要一種標準化的測試平臺對電力線信道進行實時仿真，通過信道傳輸特性和各種噪聲進行全面的測試和驗證，而目前缺乏這樣的平臺。文中對電力線信道傳輸特性和噪聲進行了深入研究，并在此基礎
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設計 實現 FPGA 系統 仿真 電力線
- O.引言本系統利用單片機和FPGA有效的結合起來共同實現等精度頻率測量和IDDS技術，發揮各自的優點，使設計變得更加容易和靈活，并具有頻率測量范圍寬、產生的波形頻率分辨率高及精度大等特點。系統方便靈活，測量精度
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FPGA IDDS 單片機 等精度頻率測量
- 摘要 雷達信號的檢測多是在干擾背景下進行，如何從干擾中提取目標信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設備。恒虛警處理是雷達信號處理的重要組成部分，慢門限恒虛警處理主要是針對接收機熱噪聲，文中
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FPGA 慢門限 恒虛警處理 電路設計
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