為數字消費、家庭網絡、無線、通信和商業應用提供業界標準處理器架構與內核的領導廠商美普思科技公司(MIPS Technologies, Inc., 納斯達克代碼：MIPS)宣布，全球領先的數字電視IC供應商晨星半導體(MStar Semiconductor)獲得其多線程MIPS32TM 34Kf™ Pro可合成處理器內核授權，用來開發新一代設備。34Kf內核包括一個浮點單元，可為圖形密集型功能提供增強的性能，對連網數字電視及Java、JavaScript、Adobe® Flash&r
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MIPS 處理器 IP
在過去的幾年間，整個半導體產業面臨著巨幅的衰退，然而，這個衰退現象卻為可編程邏輯組件(PLD)產業帶來了實質的絕佳成長機會。雖然PLD公司之間的競爭仍然相當激烈，但ASIC仍然是主要的競爭對手，如今，這種競爭現象已經快速轉變為市場強烈喜好可編程解決方案的傾向。
目前，以先進制程來實行ASIC設計的成本，已經約是十年前的三倍，面對這些開發成本的劇幅提升，許多ASIC設計師迫使必須仰賴具有合理的經濟性、但在制程技術落后的方案。采用較舊的技術會有效能上的劣勢，例如將會限制住ASIC設計師在先進設計中支
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PLD ASIC
基于Blackfin Lockbox的IP保護技術, 隨著集成電路芯片技術的飛速發展、電子產品設計業也越來越開放，很多硬件解決方案已經成為公開的資料，產品設計者的核心技術往往集中在嵌入式軟件內。然而，在行業競爭日益激烈的今天，很多公司發現自己的產品投
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保護 技術 IP Lockbox Blackfin 基于
Xilinx的CEO Moshe Gavrielov在接受電子周刊的獨家系列釆訪時，談到從過去的12個月到未來semi工業面臨的挑戰與機會。
從2009年開始過去半導體工業的那種類推模式的發展已不能適用于目前的半導體公司及未來的全球電子市場的生存需要。
此次經濟的下降周期加速了技術與貿易挑戰，同時由于產品可移動性和無限連結的市場需求，使得產品設計的復雜性和風險度提高。所以要求設計公司必須提高產品進入市場的精準度，嚴格控制成本開支，尤其是在ASIC和ASSP電路設計中必須重視的工程費用的不斷
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Xilinx 半導體 ASIC
世界領先的純晶圓代工廠之一，上海華虹NEC電子有限公司(以下簡稱“華虹NEC”)日前宣布成功推出nvSOC產品原型平臺，這一平臺的推出可以幫助客戶高效創建SOC和ASIC原型，大大縮短客戶SOC產品開發周期和減少設計風險。
nvSOC平臺的硬件主要由通用FPGA芯片和華虹NEC特有的平臺核心IP芯片構成，其中平臺核心IP芯片是指集成了華虹NEC 某一種NVM(Non Volatile Memory, 包括Flash，EEPROM，OTP等)工藝平臺的NVM模塊和基礎模擬/
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華虹NEC 晶圓代工 SOC ASIC
隨著我國教育科研網（CERNET）的不斷普及和推廣使用，許多高等學校將遠程網絡教育作為輔助教學的一個重要手段。網絡教育的基礎是建立網絡教室系統，其中，傳統的黑板被電子白板所替代，電子白板不僅可以滿足教師的需
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設計 系統 電子白板 IP 基于
電子產品世界,為電子工程師提供全面的電子產品信息和行業解決方案,是電子工程師的技術中心和交流中心,是電子產品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網絡家園
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IP 一體化呼叫中心 網絡結構
基于ARM微處理器TCP／IP協議棧LwlP實現,0 引 言
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協議 LwlP 實現 IP TCP ARM 微處理器 基于
IP over SDH(PoS)技術是通過SDH提供的高速傳輸通道直接傳送IP分組,它位于數據傳輸骨干網,使用點到點協議PPP將IP數據包映射到SDH幀上,按各次群相應的線速率進行連續傳輸,其網絡主要由大容量的高端路由器經由高速光
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ASIC FPGA IPv6 PoS
引 言
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FPGA 8051 OC IP
據國外媒體報道，美國市場研究公司Gartner表示，全球半導體創業公司今年以來總計籌集了超過7.5億美元資金，但其中約四分之一的投資來自于大型半導體公司旗下風投部門等戰略投資者。
Gartner指出，在過去的這一年，風投公司主要青睞投資后期創業公司，與去年相比，今年獲得投資的創業公司數量明顯下降。每家公司獲得的投資金額最高為4000萬美元，平均為1430萬美元。
Gartner表示，在獲得投資的創業公司中，70%為無晶圓廠芯片公司，14%為EDA(電子設計自動化)公司，7%為IP公司，5%
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半導體 IP OEM
隨著集成電路設計技術和深亞微米制造技術的發展，集成電路已進入了片上系統時代。由于SoC結構極其復雜，對于設計者而言，數百萬門規模的系統級芯片設計不可能一切從頭開始，隨著集成電路設計技術的發展，IP核的
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模塊 設計 IP 音頻 SoC 基于 音頻
首先分析Chirp函數在頻域上的一般特性，并且分析Altrea公司提供的數控振蕩器知識產權核(NCO IP core)的輸入／輸出特性，通過MegaCore環境確定其輸入控制字，通過外圍邏輯電路實時向NCO IP core調入控制頻率控制字以達到改變輸出頻率的目的，并通過在示波器上觀測FPGA的運行情況，驗證了該設計具有很好的輸出效果。
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Chirp core NCO IP
針對IC前端設計中的關鍵技術，即將寄存器傳輸級(RTL)描述的手工綜合成門級網表，通過人工參與的方式，運用數字電路設計知識將行為級代碼用一些最基本的邏輯門(比如與非門、非門、或非門等)按照時應的綜合電路模型得出其相應的門級電路。在ASIC設計過程中運用這種方法，不僅優化電路的結構，且能保證邏輯功能的正確性，同時可降低傳輸過程中的延遲，提高芯片設計的可靠性。因此，研究ASCI設計中的手工綜合具有重要的實用價值。
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ASIC
Altera 公司 宣布推出業界首款支持 RapidIO® 2.1 規范的知識產權 (IP) 內核。Altera 的串行 RapidIO IP 內核可支持多達四條通道，每條通道速率為 5.0 GBaud，從而滿足了無線市場日益增長的帶寬和可靠性需求。該
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RapidIO Altera 2.1 IP
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