基于NCO IP core的Chirp函數(shù)實(shí)現(xiàn)設(shè)計(jì)
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IP就是知識產(chǎn)權(quán)核或者知識產(chǎn)權(quán)模塊的意思。在EDA技術(shù)和開發(fā)領(lǐng)域具有十分重要的作用，在半導(dǎo)體產(chǎn)業(yè)中IP定義為用于ASIC或FPGA／CPLD中預(yù)先設(shè)計(jì)好的電路功能模塊。IP可以分為軟IP，固IP和硬IP三種。
隨著電子系統(tǒng)的越來越復(fù)雜，PLD設(shè)計(jì)的越來越龐大，這就增加了市場對IP核的需求，各大FPGA／CPLD廠商陸續(xù)推出了許多IP核。例如：FIR(有限沖擊響應(yīng))數(shù)字濾波器core；FFT(快速傅里葉變換)core，NCO(數(shù)控振蕩器)core等，在設(shè)計(jì)中如果使用了這些知識產(chǎn)權(quán)核可以大大簡化FPGA／CPLD的設(shè)計(jì)，加速設(shè)計(jì)速度，縮短研發(fā)周期，并且較之于開發(fā)者自己的設(shè)計(jì)程序，這些IP有更好的運(yùn)算精度、速度、SFDR參數(shù)、SNR參數(shù)等，達(dá)到良好的效果!
由于電磁波在傳輸過程中，經(jīng)過色散介質(zhì)，如不均勻的波導(dǎo)經(jīng)過高空電離層時(shí)會發(fā)生色散現(xiàn)象。Chirp函數(shù)在射電天文信號的消色散處理中發(fā)揮著重要的作用，研究在FPGA中實(shí)現(xiàn)Chirp函數(shù)是基于FPGA的射電宇宙信號處理的重要組成部分。如圖1所示。
該設(shè)計(jì)就是通過實(shí)時(shí)的改變NCO IP core的輸入頻率控制字的辦法，數(shù)控頻率輸出的辦法實(shí)現(xiàn)Chirp函數(shù)。
1 系統(tǒng)總體設(shè)計(jì)
Chirp函數(shù)根據(jù)輸出頻率的遞變規(guī)律一般分為兩種：線性Chirp函數(shù)和非線性Chirp函數(shù)，以下是兩種Chirp函數(shù)在頻域上的表現(xiàn)如圖2，圖3所示。
從圖2，圖3可以看出Chirp函數(shù)的頻率輸出與時(shí)間的f-t關(guān)系可以總結(jié)為：
對于線性Chirp函數(shù)：
在連續(xù)域時(shí)間域內(nèi)有關(guān)系式：
式中：k為常數(shù)；f0為初始輸出頻率；t為連續(xù)時(shí)間。
在離散時(shí)間域有關(guān)系式：
式中：k為常數(shù)；f0為初始輸出頻率；n為采樣點(diǎn)。
對于非線性Chirp函數(shù)：在連續(xù)域時(shí)間域內(nèi)有關(guān)系式：
式中：f(t)為非線性函數(shù)；f0為初始輸出頻率；t為連續(xù)時(shí)間。
在離散時(shí)間域有關(guān)系式：
式中：f(n)為非線性函數(shù)f0為初始輸出頻率；n為采樣點(diǎn)。由上式可以看出Chirp函數(shù)在每一個(gè)時(shí)刻點(diǎn)具有不同的頻率輸出，而根據(jù)具體的頻率變化的需要在每一個(gè)時(shí)刻點(diǎn)實(shí)時(shí)的改變其頻率控制字是實(shí)現(xiàn)Chirp函數(shù)的關(guān)鍵。其算法框圖如圖4所示。
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