TSMC的40nm工藝已經達到極限

　　我們已經聽到太多關于TSMC在其40nm工藝上提升良率的難處，在這篇文章里，我從這些消息里進行揣測，并推斷出是什么原因阻止晶圓代工廠獲得可接受的良率。

　　最近，關于TSMC在40nm工藝的GPU生產過程中出現的超級低的良率的傳言很多，這個傳言最初的來源是FBR Capital Markets的Mehdi Hosseini寫的一篇報告，而EE Times的編輯Mark LaPedus引用了Hosseini的說法，“我們相信良率低到了20%到30%”。兩家圖形芯片巨頭和其他TSMC的大客戶對該情況非常不滿意，而TSMC也不得不低聲下氣的承認了要在40nm提升良率“非常有挑戰性”。

　　根據這篇報告，Hosseini還推測張忠謀(Morris Chang)回歸晶圓廠參與日常工作主要是40nm工藝的低良率造成的，但其實并沒有人會懷疑蔡力行(Rick Tsai)博士在處理這種情況下的管理能力。這樣看來，這樣做最有可能的目的是消除市場的恐慌。

　　正如我的一個同事指出的，這是新的工藝下進行ASIC設計時出現的很自然的現象。雖然北電(Nortel)也出現了這樣的事情，但如果你報廢了你四分之三的產品，你還怎么做生意呢?看看北電現在的情況吧。當然，我只是開個玩笑，北電的管理層不需要那么多技術問題就能讓公司垮掉。

　　我的問題是：“在一個工藝節點成熟之前，一家無晶圓公司就貿然進入，他能獲得什么呢?”另一個消息可靠的同事說是Nvidia的客戶逼著Nvidia采用該工藝的，他們認為工藝節點的縮小將有助降低Nvidia的GPU的生產成本，也許今天不行但接下去一定行。當然，這些客戶并不理會，如果Nvidia等到TSMC可以提供更高的良率時再進入，這樣可以節約多少成本。

　　這與DigiTimes對Nvidia轉移到40nm工藝的報道不謀而合。Nvidia目前轉移到40nm的產品是只為OEM做的，他們自己品牌的產品會在遲一些的時候轉移過去。

　　但到現在為止還沒有人強調良率提升“挑戰”的可能的信息來源。經過同事們的內部投票和外部網絡包括LinkedIn的調查，主要的因素可以概括為下面四點：

• e-SiGe 源極/漏極的采用
• low-k互聯堆棧的力學穩定性
• 粒子控制(Particle control)
• 孔柵(Via fences)

　　粒子控制一直都是一個問題，所以那只是一個假設。我認識的人沒有誰能夠說清楚內部的信息，所以也就無從得知。類似的，沒有人確切知道TSMC是不是首次采用了e-SiGe。

　　但對TSMC 40nm工藝制造的兩款完全不同的芯片的分析顯示，在后端制造上還是不一樣的。Semiconductor Insights高級工藝分析師Xu Chang已經徹底地分析了Altera Stratix IV和Nvidia GPU兩款40nm芯片。這兩款TSMC制造的40nm產品因為應用的不同有細微的差別。Altera PFGA采用寬松的設計規范，采用更大的門長度和更厚的門氧化物。然而，該裸片體積差不多是GPU的三倍(大概400平方毫米)，這增加了消除粒子失效的機會。更小的GPU設計性能更高，但結果是必須承受低良率的可能性。