23億個晶體管 處理器挑戰(zhàn)集成度及性能極限

        盡管高登-E-摩爾（Gordon E. Moore）提出警告，認為“摩爾法則”無法繼續(xù)有效，但微處理器的高集成度化仍在進一步發(fā)展，并為性能的提高作出重大貢獻。雖然處理器內核的數量及緩存容量持續(xù)增加，但目前仍存在諸多應該解決的重要課題，其中包括芯片間的通信性能出現瓶頸、耗電量增加、以及由于軟錯誤及缺陷造成的錯誤等導致的可靠性低下等。另外，芯片內的時鐘及電源分配難度也很高，因此要求進一步革新電路技術。

        在“ISSCC 2009”的“Session3：Microprocessor Technology”中，共發(fā)表了8篇有關高性能處理器及相關電路技術的論文。有關處理器的論文數量受全球經濟不景氣的影響，較上年的20篇大幅減少，但美國英特爾卻發(fā)表了3篇有關集成度及性能均創(chuàng)歷史最高記錄的新一代45nm處理器系列的論文。

        在“論文編號3.1”中，配備了8個多線程x86內核及L3緩存，采用了45nm級CMOS及9層金屬布線工藝，集成了23億個晶體管。這是ISSCC中集成度創(chuàng)歷史最高水平的LSI。為了進行時鐘分配，配備了16個PLL及8個DLL。另外，為了提高芯片間的傳輸速度，采用了點對點（Point To Point）的串行輸入輸出（I/O）鏈路，使速度達到了6.4GT/秒。緩存方面，強化了糾錯編碼技術（ECC），可糾正2bit錯誤，檢測3bit錯誤，提高了可靠性。

        在“論文編號3.2”中，采用了相同的體系結構，集成8個x86內核。通過采用基于微控制器及7μm的厚膜金屬布線的電源柵極晶體管（Power Gate Transistor）,利用將待機狀態(tài)內核獨立切斷電源的方法，削減了耗電量。涵蓋了耗電量從10W以下到130W、從移動設備到服務器的大范圍的應用。在“論文編號3.8”中，通過采用低漏電的工藝技術，6個內核的耗電量僅為65W。

        在日本企業(yè)發(fā)表的論文中，NEC的三維安裝SoC技術備受關注（論文編號3.3）。由于人們要求在手機等移動設備的SoC上配備多種功能，因此其復雜程度提高。為了支持多功能，需要配備容量更大、構成不同的SRAM宏，因此存在芯片面積及耗電量增加的問題。NEC將SRAM作為不同芯片，利用10um間距的微型管腳在SoC芯片上進行三維安裝。SRAM芯片采用開關陣列，進行動態(tài)重構，根據所需功能，重新設置了內存資源。這樣，芯片面積縮小了63％，內存延遲提高了43％。可作為發(fā)揮了動態(tài)重構的特點、實現低成本及低耗電量的新型處理器技術進行評價。