IC業(yè)在拐點(diǎn)生存

拐點(diǎn)挑戰(zhàn)之三：IC成本和ESL

　　“在今后幾年中，我們所要面臨的大多數(shù)問題可以歸類為各種成本核算問題。”Mentor Graphics公司Design-to-Silicon部總經(jīng)理Joe Sawiki指出，其中包括實(shí)現(xiàn)芯片工廠的成本；開發(fā)新技術(shù)節(jié)點(diǎn)的成本；設(shè)計芯片的成本等等。這些將推動電子業(yè)的創(chuàng)新。例如，在過去幾年中，設(shè)計成本和與之相對應(yīng)的技術(shù)節(jié)點(diǎn)所帶來的附加固定資本(real-estate)幾乎持平。也就是說，開發(fā)一個65nm產(chǎn)品或一個獨(dú)立芯片會花費(fèi)3千萬美元，再加上其它常規(guī)功能，這意謂你需要一個具有5倍開發(fā)成本(1.5億美元)商機(jī)的市場來銷售這個芯片。這就是為什么一些設(shè)計正在走下坡路的原因。如果展望一下在未來的幾年中，32nm 和22nm在硅芯片固定資本方面會呈現(xiàn)的局面，你會看到設(shè)計領(lǐng)域?qū)l(fā)生翻天覆地的變化(圖2)。實(shí)現(xiàn)一項特定設(shè)計所花費(fèi)的成本將會出奇地高。

圖2 設(shè)計業(yè)發(fā)生翻天覆地的變化

　　Mentor Graphics公司CEO兼董事會主席Walden C.Rhines指出，當(dāng)設(shè)計成本高達(dá)5~6千萬美元時，因制造環(huán)節(jié)的問題而導(dǎo)致芯片失敗是完全不能被接受的(圖3)。在系統(tǒng)設(shè)計方面，ESL已被談?wù)摵芫昧耍h(yuǎn)比DFM久(圖4)，DFM只有三、四年的時間。阻止設(shè)計方案實(shí)施的原因是設(shè)計的復(fù)雜性增加了。人們都說產(chǎn)品的生命周期正在逐漸縮短。

圖3  通過改進(jìn)系統(tǒng)架構(gòu)，來改善功耗和成本


圖4  EDA的變革

　　功耗已經(jīng)被多次討論過了，不過如何強(qiáng)調(diào)這個問題都不算過分。對于系統(tǒng)的功耗問題，最終建議采用ESL在一個新的抽象層設(shè)計出解決方案。但這需要對所采用的工具進(jìn)行重大技術(shù)改革。

Walden C. Rhines
Mentor Graphics CEO兼董事會主席

　　ESL需要具備的條件
　　擁有一個完整的ESL系統(tǒng)需要具備以下幾個條件(圖5)：

圖5  理想的ESL流程

 　　首先，在高端需要有一個處于執(zhí)行層面的建模環(huán)境，它可以讓你把時序、功耗、功能和界面接口等的結(jié)果(effects)分開。在這個建模環(huán)境下的工作效率比所有RTL建模環(huán)境的快幾百倍。它讓你在更高的層面使用你的設(shè)計，讓你決定控制的類型、數(shù)據(jù)流的形式以及軟件的形式。你可以進(jìn)行結(jié)構(gòu)性的決策，它們會對功耗產(chǎn)生多種多樣的影響。這些是在較低層面進(jìn)行設(shè)計時做不到的。

　　其次，你需要能對各項描述進(jìn)行綜合。如果你不得不把設(shè)計從高一級層面手工轉(zhuǎn)化到下一級層面的話，在這種環(huán)境下，只需導(dǎo)入一個全新的驗(yàn)證層面就可以了。

　　還有，并不是所有設(shè)計都是全新的，許多設(shè)計在實(shí)現(xiàn)階段采用了大量已有的設(shè)計單元，有些是舊有的設(shè)計，有些則是來自第三方IP提供商；這些設(shè)計中有些帶有TLM(事務(wù)級模型)，一些則沒有，因?yàn)檫@些設(shè)計在被導(dǎo)入之前都已被實(shí)現(xiàn)了。所以你要能把舊有的設(shè)計從RTL中抽取出來放入TLM環(huán)境中，將所有的設(shè)計單元合為一個完整系統(tǒng)。

　　最后，假如在使用C/C++的測試系統(tǒng)中實(shí)現(xiàn)含有RTL的設(shè)計，你則需要一個多語言環(huán)境來完成它。

　　到目前為止，限制ESL應(yīng)用的諸多因素之一是這項技術(shù)的許多部分事實(shí)上還不存在，或是仍處在初期階段。但Mentor預(yù)期在未來的幾年中，這項技術(shù)將進(jìn)入設(shè)計領(lǐng)域并會顯著地降低設(shè)計成本。