利用SmartCompile和賽靈思的設計工具進行設計保存(07-100)

　　Synplify把時間戳寫入到EDIF，它可用于確定每一個編輯點自上一次的布局和布線運行后是否發生改變。一份tcl文件也由Synplify 寫入，從而為賽靈思布局和布線定義分區。當用戶指定“syn_hier=locked,physical”時， Synplify把額外屬性寫入 EDIF之中，要觀察的內容包括該模塊最近被綜合時的時間戳。如果從上一次運行開始模塊一直沒有發生變化，舊的時間戳被存入EDIF之中。每個標有“locked, physical”的編輯點將含有這樣一個時間戳。賽靈思ISE 9.1i 拾取該時間戳，與以前的布局和布線時間戳進行比較，并且只在發生改變的模塊上進行增量布局和布線。

　　總結和優點

　　一般說來，保存一項設計要比重新實現一項設計更快。因此，如果大部分設計能通過采用Partitions或SmartGuide進行保存，實現這項設計所需的時間將會更少。在用于測試這些技術的廣泛的工具套件中平均運行時間的改善，比最初的實現要快 2.5倍。例如，如果一項設計要花3個小時實現，那么，利用設計保存的實現所需時間就要少1個小時。在一些最佳的情形下，運行時間比最初實現要快到6倍之多。

　　設計保存的另一個優點是減少了驗證。如果一個設計模塊被嚴格地保存，那么，那部分設計在設計修改后就不需要再重新驗證。因為已保存的實現與前一次的實現是完全相同的，布局、布線和時序是相同的，這樣重新驗證就沒有必要了。

　　要花大約200天來實現的FPGA設計通常涉及設計定義、實現、驗證和調試。分配到每個階段的預計時間如圖5所示。采用設計保存技術，就有可能使解決問題所花費的時間減少幾個月。這是基于這樣的假定：FPGA 的實現時間是幾個小時，因此，運行時間可能被減少。它還假定該設計采用基于模塊的驗證測試基準，因此，在該設計內已保存的模塊不需要被重新驗證。如果一項設計采用了這種技術，采用SmartCompile技術獲得解決方案所花費的時間就被大幅縮短。