無線傳感器網絡SOC芯片的低功耗設計

5. RTL級及物理設計的低功耗實現

RTL級物理設計低功耗實現跟選用的EDA軟件有很大關系。在0.35um CMOS工藝下，采用synopsys的Design Compiler進行低功耗綜合，布局布線基于Cadence的SOC Encounter平臺。用Cadence的Voltage Storm對其進行門級功耗分析，動態(tài)功耗為103.6617mw。

6. 結束語

無線傳感器網絡SOC芯片與傳統的MSP430+TRF6903方案比較起來更有優(yōu)勢，前者在可靠性，功耗，面積方面都更好。此方案在FPGA驗證平臺上驗證成功，設計的工作頻率為20Mhz，速度傳輸率達到64kbps，滿足了無線傳感器網絡傳輸速度要求；并在Cadence的數字后端平臺實現芯片的后端設計，工作頻率可達到100Mhz。

參考文獻：

[1] 吳微威，王衛(wèi)東，衛(wèi)國．基于超寬帶技術的無線傳感
器網絡．中興通訊技術，2005.4

[2] 戴紅衛(wèi)，郭煒，韓澤耀．一款低功耗SoC芯片的時鐘管理策略．微電子學與計算，２005 Vol.22 No.3

[3] 王祚棟，魏少軍．SOC時代低功耗設計的研究與進展．微電子學，2005 Vol.35 No.2

[4] Keshab K.Parhi．VLSI Digital Signal Processing
Systems Design and Implementation．機械工業(yè)出版社，2003

[5] 陸希玉，唐昆，崔慧娟．基于嵌入式系統的低功耗設計．微計算機信息，2005 No.20