驗證FPGA設計：模擬，仿真，還是碰運氣？
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優點和缺點
多數人討論驗證流程時，首先會比較模擬和在FPGA內驗證的優劣。盡管有經驗的讀者可能會覺得乏味，本文也還是采用類似的模式。
模擬的一個很大的優點自然是它的訪問能力。該方法可以以時鐘周期分辨率觀察RTL （寄存器傳輸層）設計中任何信號。只要有必要，對設計狀態的控制可以達到任何水平。達到可觀性和可控性的唯一限制就是對RTL的了解程度和對模擬環境的掌握程度。你可以在有限的設計領域交互式地工作，也可以構建運行好幾天的大型試驗。構建的模擬項目運行相對較快，所以可以快速地對很多東西進行試驗。
模擬的另一優點是現在的多數模擬環境都可以很好地使用OVL（開放驗證庫，Open Verification Library）或SystemVerilog斷言。經常可以找到直接的方法將這些斷言輸入到模擬環境中。隨著基于斷言的驗證日益普遍，這點就越發重要。此外，通過模擬環境還可以將設計的激勵和測量部分與設計本身分割開。這看起來似乎不是主要問題，但是，在密集驗證工作中，這一特點對于保證設計的完整性會很重要。
但是，模擬比較慢。“如果你在做一個有2百萬或3百萬個門的塊，模擬非常好，” 硬件仿真設備廠商Eve的營銷副總裁Lauro Rizzatti說。“但是，在有多個塊的層次，模擬會變慢，最終達到完全不可用的程度。”
設計的復雜度并不是唯一的限制因素。Altera公司技術營銷高級經理Phil Simpson指出，如果設計本身就需要大量數據來進行驗證，即使在塊的級別模擬也會變得不實用。他以視頻編解器為例說明這個問題。在視頻編解器中內部狀態非常之多，所以可能只有在15分鐘的視頻短片中間才能表露出問題。但是，對15分鐘高清視頻壓縮和解壓的模擬會非常費勁。
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