基于VHDL的多功能可變模計數器設計方案

　　值得注意的是，這里所設計的多功能可變模計數器具有如下特點：

　　(1)該設計的多功能可變模計數器具有多個功能控制端。因此各個控制端的優先權順序就成為設計的關鍵，經過理論分析和仿真調試，最終確認的優先權順序為：clr(清零)→clk(時鐘觸發)→s(置數)→en(使能)→updn(計數方向)。這個優先權順序可以有效地保證各個功能的完整實現，以及技術器的穩定運行。

　　(2)為了防止出現計數失控，大多數計數器采用給計數器增加一個復位控制端的辦法，當發現計數輸出q發生了計數失控時，通過復位控制端將計數器復位來排除計數失控。這種方法雖然有效，但是每次出現計數失控都要手動控制復位，給實際使用帶來了不便。該設計的多功能可變模計數器中，將當前的計數輸出q與當前的計數最大值m_temp進行比較，如果q比m_temp大，則強制將m＿temp賦給q，這樣就可以自動避免計數失控，不必再增加手動的復位控制端。

　　3 仿真結果分析

　　該多功能可變模計數器在QuartusⅡ開發環境下進行了仿真驗證，功能仿真波形如圖4所示，時序仿真波形如圖5所示。

　　仿真結果分析如下：

　　(1)clk為時鐘信號，由時鐘信號的上升沿觸發計數；

　　(2)m為模值輸入端，當其變化時，計數容量相應發生變化；

　　(3)clr為清零控制端，當其為高電平時清零；

　　(4)s為置數控制端，當其為高電平時將置數輸入端d的數據加載到輸出端q；

　　(5)en為使能控制端，當其為高電平時正常計數，當其為低電平時暫停計數；

　　(6)updn為計數方向控制端，當其為高電平時計數器加法計數，當其為低電平時計數器減法計數。

　　4 結 語

　　這里所設計的多功能可變模計數器在QuartusⅡ開發環境下進行了仿真驗證后，下載到湖北眾友科技實業股份有限公司的ZY11EDA13BE實驗箱中進行了硬件驗證。該實驗箱使用ACEX1K系列EP1K30QC208芯片作為核心芯片．實驗證明設計正確，功能完整，運行穩定。另外，該設計的多功能可變模計數器可根據需要將模值的最大值由99進一步擴展，獲得更高的計數模值。