Arrow Lake Die Shot展示了Intel 基于chiplet的設計細節
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英特爾 Arrow Lake 架構的模具照片已經發布，展示了英特爾注入小芯片（tile）的設計的所有榮耀。X 上的 Andreas Schiling 分享了幾張 Arrow Lake 的近距離圖片，揭示了 Arrow Lake 各個圖塊的布局和計算圖塊內內核的布局。
本文引用地址：http://www.104case.com/article/202505/470101.htm第一張照片展示了英特爾臺式機酷睿 Ultra 200S 系列 CPU 的完整芯片，計算圖塊位于左上角，IO 圖塊位于底部，SoC 圖塊和 GPU 圖塊位于右側。左下角和右上角是兩個填充模具，旨在提供結構剛度。
計算芯片在 TSMC 的尖端 N3B 節點上制造，總面積為 117.241 mm2。IO tile 和 SoC tile 在臺積電較舊的 N6 節點上制造，IO tile 的尺寸為 24.475 平方毫米，SoC tile 的尺寸為 86.648 平方毫米。所有 tile 都位于基于 Intel 22nm FinFET 節點的底層基礎 tile 上。Arrow Lake 是第一個完全使用競爭對手的節點制造的 Intel 架構，但 base tile 除外。
下圖顯示了 Arrow Lake 中輔助圖塊的所有子組件。I/O 芯片容納 Thunderbolt 4 控制器/顯示器 PHY、PCIe Express 緩沖器/PHY 和 TBT4 PHY。SoC tile 包含顯示引擎、媒體引擎、更多 PCIe PHY、緩沖區和 DDR5 內存控制器。GPU 圖塊包含四個 Xe GPU 內核和一個 Xe LPG （Arc Alchemist） 渲染切片。
最后一張圖片展示了 Intel 為 Arrow Lake 提供的最新內核配置，它與之前的混合 Intel 架構不同。對于 Arrow Lake，英特爾選擇將 E 核夾在 P-core 之間，而不是將它們全部放在自己的集群中，據稱是為了減少熱熱點。八個 P 核中有四個位于芯片的邊界上，其他四個位于芯片的中間。四個 E 核集群（每個集群有四個內核）夾在外部和內部 P 核之間。
Schilling 的芯片還公開了 Arrow Lake 的緩存布局，包括每個 P 核心 3MB 的 L3 緩存（總共 36MB）和每個 E 核心集群 3MB 的 L2 緩存，其中 1.5MB 在兩個內核之間直接共享。互連將兩個 L2 緩存集群（及其關聯的內核）橋接在一起，它還負責將每個內核集群連接到環形代理。英特爾對 Arrow Lake 進行的一項重大升級是將 E 核集群連接到 P 核共享的 L3 緩存，從而有效地為 E 核提供 L3 緩存。
Arrow Lake 是 Intel 迄今為止最復雜的架構之一，也是該公司第一個將小芯片式設計引入臺式機市場的架構。也就是說，英特爾首次嘗試基于臺式機小芯片的競爭對手并未受到好評，因為互連的延遲問題，該互連負責將所有 tile 連接在一起。Intel 正在嘗試通過固件更新來糾正此問題。盡管如此，它目前的實現無法觸及 AMD 的競爭對手 Ryzen 9000 CPU（例如 9800X3D），甚至不足以擊敗自己的上一代第 14 代游戲處理器（例如 14900K）。
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