聯電與Cadence攜手22納米模擬與混合信號設計認證

聯華電子與Cadence于今(8月24)日共同宣布，Cadence的模擬與混合信號(Analog/Mixed Signal, AMS)芯片設計流程獲得聯華電子22納米超低功耗 (22ULP)與22納米超低漏電(22ULL)制程認證，此流程可優化制程效率、縮短設計時間，加速5G、物聯網和顯示等應用設計開發，滿足日漸增高的市場需求。

聯電的22納米制程具有超低功耗和超低漏電的技術優勢，可滿足在科技創新發展下，使用時間長、體積小、運算強的應用需求。經聯電認證的Cadence AMS設計流程，提供了整合可靠度接口 (Unified Reliability Interface, URI)，在22納米制程設計時，可確保電路可靠度及使用壽命，并提供優化的設計，讓模擬與混合信號芯片設計更精確完美。此外，設計流程并提供示范電路，讓用戶在設計時可靈活套用，提高設計效率與精確性。

Cadence AMS 流程由根據22納米制程設計套件(PDK)的整合解決方案和方法組成，以加速完成設計，包括：

·       Virtuoso^?平臺包括原理圖編輯、仿真設計環境(ADE)和布局 XL 工具支持。

·       Spectre^? AMS Designer結合Spectre X Simulator 和Xcelium Logic Simulation引擎的強大功能，為由晶體管、行為、時序和寄生模塊的組成設計提供一致和準確的結果。

·       Voltus?-Fi客制化電源完整性解決方案，以最新圖形用戶接口則提供電子遷移與電阻電位降(EM/IR)分析，可快速輸入所需的EM規則。

聯華電子組件技術開發及設計支持副總經理鄭子銘表示，「聯電為全球半導體晶圓專工業的領導者，并持續開發先進的特殊制程以供應快速成長的5G、物聯網和顯示等芯片市場。相較于28納米制程，聯電的22 納米制程能再縮減10%的晶粒面積、擁有更佳的功率效能，以及強化射頻性能等特點。這次與Cadence的合作，為聯電22 ULP與 22 ULL制程技術的芯片客戶提供業界領先的可靠與高效率的流程方案，并獲得設計上客制化的支持，協助客戶提升生產力，并快速完成全芯片設計定案，增進芯片設計的速度與效率。」

Cadence客制化IC及PCB事業群產品管理副總裁Ashutosh Mauskar提到：「隨著5G、物聯網和智能穿戴裝置設計復雜度的日益增加，模擬與混合信號技術的提升將是先進芯片設計成功的至要關鍵。Cadence支持的22ULP與22ULL AMS設計流程，專為聯電芯片技術作客制的優化，提供設計、驗證與設計實現等全方位的解決方案。藉由此Cadence與UMC的合作，共同的客戶能夠在 22ULP/ULL上快速實現創新的混合信號設計。」