后CMOS制程時代 摩爾定律如何再延續30年

摩爾定律(Moore’s Law)雖然是英特爾(Intel)共同創辦人Gordon Earle Moore所創，至今超過50年歷史，但在貢獻讓摩爾定律繼續推進的角色上，英特爾絕非最大且唯一的貢獻者，如今在半導體晶圓制造業界努力下，摩爾定律正在經歷再次演進期。

日前在美國加州史丹佛大學(Stanford University)舉辦的2019年Hot Chips大會上，現任臺積電副總經理黃漢森(Philip Wong)進行的一場演說，便就既有半導體平面(Planar)制程技術以及采用其它更先進技術，如何持續維持摩爾定律不死進行說明。他認為，摩爾定律不僅沒有消亡，也沒有減速，甚至沒有生病！

從英特爾角度看，也認為摩爾定律還在持續演化。如英特爾(Intel)技術開發部門制程與產品集成主任Ramune Nagisetty認為，摩爾定律原先是關于每晶體管成本和多少晶體管可搭載于單一芯片的律則，如今更新的運算系統架構方式透過排除傳統阻礙，以及提升效能、功耗與成本，正在驅動摩爾定律持續演化。

CMOS制程仍是短期推進微縮最佳途徑

黃漢森甚至認為，在有合適的技術下，摩爾定律仍可存續30年。至于要如何維持摩爾定律存續，唯一的重點在不斷提升晶體管密度，進而可持續提供更佳的效能以及能源效率表現。The Next Platform報導，黃漢森指出，只要業者能夠持續在更小芯片空間內放入更多具更佳能源效率的晶體管，就能持續讓摩爾定律存續，不論所采用實現這個晶體管密度持續提高的方式為何。

在此情況下，短期內要能持續推動摩爾定律前進，仍必須仰賴既有持續推出更先進CMOS制程的技術，讓晶圓制造端能夠量產閘極長度(Gate Length)更小的晶體管。以臺積電為例，目前的進展是在蝕刻7納米晶體管，并朝5納米制程推進。

黃漢森指出，5納米節點的設計生態系統已準備就緒，臺積電已開始進行風險試產。由此顯示，臺積電制程節點以及設計工具已經完成開發，并正進行可投入量產的晶圓生產階段。臺積電方面日前表示，該公司計劃2020年上半開始量產5納米芯片。在此情況下外界分析，臺積電甚至可能正在發展3納米制程節點技術。

即使如此，上述都仍停留在既有的傳統平面制程，黃漢森認為，最終傳統平面制程終有一天將不再能進行微縮。但這不代表晶體管密度持續微縮的進行就會終結。有業界人士指出，摩爾定律在臺積電、三星電子(Samsung Electronics)以及GlobalFoundries等全球主要晶圓制造廠商中，依然很好的扮演著角色。

AI、5G驅動下階段半導體制程演進

如黃漢森所言，在半導體晶圓制造產業仍在進行許多技術創新，以能在Dennard微縮定律(Dennard Scaling)終結后，持續推進晶體管密度微縮保持在上升曲線，特別是如采用應變矽晶(Strained Silicon)、高介電常數金屬閘極(High-K/Metal Gate；HKMG)技術，再者是引入3D結構的鰭式場效晶體管(FinFET)制程技術。如今業界也在探索名為「設計技術協同最佳化」(Design Technology Co-Optimization；DCTO)的技術，以推進朝7納米制程以下邁進。

這些新制程技術的創新，都是為了讓半導體晶圓制造端，能夠跟上科技產業終端應用，對具備更快運算速度及更佳硬件能源效率的更新式運算平臺推出的需求所生，這樣的演進過程至今已有40年左右。

從1970年代迷你計算機(minicomputer)作為開端，到1980年代的PC崛起時代，再到1990年代的互聯網興起，再到2000年代至今的行動運算浪潮，每一代都有賴全球半導體制程的不斷微縮演進，帶動晶體管密度不斷微縮，以能推出效能及功耗更佳、符合新科技浪潮的更高運算需求，進而形成當前全球科技產業供應鏈現況，并創造一個愈來愈科技滲透的社會環境。

隨著行動時代發展至今逐漸趨于成熟、成長性逐漸趨緩，黃漢森認為，人工智能(AI)以及5G將會是下一階段推動半導體制程微縮前進的主要推動力。

2.5D、3D結構接棒　解決長期微縮困境

未來能讓摩爾定律持續推進的創新技術方面，從短期來看，目前小芯片(Chiplet)技術在2.5D結構中建立的多芯片封裝技術，將有助增加整體運算以及存儲器密度，即使小芯片技術途徑沒有創造任何晶體管微縮的效果。因此在小芯片技術途徑發展上，黃漢森指出，讓個別小芯片制程節點的重要性，不如如何將這些元件集成在同一個封裝中來得重要。

在這部分，臺積電藉由自有CoWoS(Chip-on-Wafer-on-Substrate)技術，掌握了自有2.5D封裝制程版本，與此相較，英特爾「崁入式多芯片互連橋接」(Embedded Multi-Die Interconnect Bridge；EMIB)封裝技術則是相應的競爭技術。

CoWoS透過在矽載板(silicon interposer)上方安裝小芯片以及合適的存儲器裝置，并以矽導通孔(Through Silicon Via；TSV)進行連結的方式，進行多芯片封裝作業。NVIDIA的Tesla V100 GPU加速器即最典型的CoWoS技術產物，其將1個GV100 GPU和高帶寬存儲器(HBM)模塊進行封裝。

其它如超微(AMD)、英特爾以及賽靈思(Xilinx)，也都各自在發展自有小芯片技術途徑。如英特爾Nagisetty指出，藉由先進封裝技術，能以更具創新的方式將各個更小的小芯片接合在一起，Stratix 10現場可程序化邏輯閘陣列(FPGA)即英特爾首款采用小芯片以及先進封裝技術途經開發的芯片產品，下一代Agilex FPGA英特爾也將持續突破既有小芯片與先進封裝技術的極限。能夠快速推出客制化芯片產品，具備很高的價值。

Nagisetty也稱小芯片技術途徑一大優勢，在于為芯片創新創建一個平臺，因小芯片技術可讓小型、無晶圓廠芯片業者投入設計，讓業者無需設計整個CPU或產品，根據自身特定專業進行創新設計。例如美國國防高等研究計劃署(DARPA)的「DARPA CHIPS」計畫中，就有幾款小芯片設計成為英特爾FPGA平臺。

但2.5D結構仍有限，3D封裝技術才是推進微縮的長遠解決途徑，例如臺積電的N3XT(Nano-Engineered Computing Systems Technology)架構。N3XT為基于全新納米材料以及存儲器與邏輯良好集成的3D單片(monolithic)設計。

雖然自2015年在學術圈就可見N3XT技術，如今才有臺積電認真看待這項技術，有助在臺積電推動下未來導入商用化。有研究顯示，以各式機器學習(ML)推論為評測基準，采N3XT生產的半導體裝置比采2D制程的裝置，效率提升介于63~1,971倍之間。

黃漢森指出，N3XT系統包含多層的能源效率邏輯層、高速存儲器，以及高容量非揮發性存儲器，以交錯方式堆疊在一起，并全都位在傳統的矽邏輯晶粒之上，并由金屬層間通孔(Inter-Layer Via；ILV)來連結這些不同的元件，這也是一大技術關鍵。與微米尺寸的矽導通孔(TSV)不同的是，ILV能達到更小的納米尺寸。

對3D封裝技術而言，存儲器和邏輯的交錯堆疊更具重要性，因為這可縮短元件彼此之間的距離，進而有助實現5G以及AI等應用對高帶寬、低延遲通訊的需求，這是傳統CMOS無法做到的。因為邏輯晶體管需要約攝氏1,000度才能進行適當的蝕刻，這樣的高溫可能會在制造過程中導致鄰接的其它元件毀壞。

低溫材料、新式存儲器扮演助攻角色

制程技術之外，過去幾年也可見在開發在相對低溫情況下，適合于制造高效能晶體管的新材料，此即過渡金屬二硫屬化物(Transition Metal Dichalcogenides；TMD)。TMD材料的優勢在具備更高的電子移動率，讓電荷在更薄的通道中能夠更輕易移動，有助于小于2~3納米晶體管的開發。對此黃漢森指出，臺積電目前在研發階段已開發出采二硫化鎢(tungsten disulfide)打造的實驗性質TMD晶圓。

納米碳管(Carbon Nanotube)則是另一可行的納米材料。黃漢森指出，已可制造出采納米碳管材料的實驗性質晶圓，并展現出不錯的半導體行為。實際上目前在業界已可見以納米碳管為基礎開發的邏輯和SRAM裝置的原型設計問世，包含近期麻省理工學院(MIT)研究人員開發的RISC-V實作產品。

3D集成最適合采用的存儲器方面，黃漢森認為包含SST-MRAM、PCM、ReRAM、CBRAM以及FERAM，這些存儲器都具備可隨機存取、非揮發性等特性。目前已有部分投入商用化階段，諸如三星電子(Samsung Electronics)的嵌入式MRAM、英特爾3D XPoint以及Everspin的MRAM。

整體而言，雖然黃漢森未明確揭露上述新技術將如何延續摩爾定律達他所稱的30年之久，但也算是為晶圓制造如何從平面制程，演進至2.5D、3D結構制程，以及所能采用的其它潛在技術及材料，勾勒一個可持續帶動微縮及晶體管密度提升的技術途徑，靜待全球半導體晶圓制造端提出可商用化解決方案，實現摩爾定律的延續。