一種多功能存儲器芯片的測試系統(tǒng)硬件設計與實現(xiàn)

　　隨著電子技術(shù)的飛速發(fā)展， 存儲器的種類日益繁多，每一種存儲器都有其獨有的操作時序，為了提高存儲器芯片的測試效率，一種多功能存儲器芯片的測試系統(tǒng)應運而生。本文提出了一種多功能存儲器芯片的測試系統(tǒng)硬件設計與實現(xiàn)，對各種數(shù)據(jù)位寬的多種存儲器芯片(SRAM、MRAM、NOR FALSH、NAND FLASH、EEPROM等)進行了詳細的結(jié)口電路設計(如何掛載到NIOSII的總線上)，最終解決了不同數(shù)據(jù)位寬的多種存儲器的同平臺測試解決方案，并詳細地設計了各結(jié)口的硬件實現(xiàn)方法。

　　引言

　　隨著電子技術(shù)的飛速發(fā)展，存儲器類芯片的品種越來越多，其操作方式完全不一樣，因此要測試其中一類存儲器類芯片就會有一種專用的存儲器芯片測試儀。本文設計的多種存儲器芯片測試系統(tǒng)是能夠?qū)RAM、Nand FLASH、Nor FLASH、MRAM、EEPROM等多種存儲器芯片進行功能測試，而且每一類又可兼容8位、16位、32位、40位等不同寬度的數(shù)據(jù)總線，如果針對每一種產(chǎn)品都單獨設計一個測試平臺，其測試操作的復雜程度是可想而知的。為達到簡化測試步驟、減小測試的復雜度、提高測試效率、降低測試成本，特設計一種多功能的存儲器類芯片測試系統(tǒng)，實現(xiàn)在同一平臺下完成所有上述存儲器芯片的方便快捷地測試。

　　設計原理

　　此設計方案根據(jù)上述各種存儲器獨自的讀寫時序訪問特性，通過FPGA的靈活編程特性，適當?shù)卣{(diào)整NIOSII的外部總線時序，最終實現(xiàn)基于NIOSII的外部總線訪問各種存儲器讀寫時序的精確操作。如圖2-1。通過FPGA自定義一個可以掛載所有存儲器芯片的總線接口-ABUS，如表1。而且在同一個接口上能夠自動識別各種接入的被測試存儲器芯片，它們通過類別輸入信號(CLAS)來區(qū)分,每一種存儲器芯片對應一種獨特的操作時序。下面是幾種存儲器芯片的接口連接方式及信號描述。其它的存儲器芯片都可以用類似的接法掛載到ABUS總線上，最終完成測試。

　　圖 2?1 NIOSII的總線掛載各類存儲器芯片連接示意圖

　　表1：ABUS接口信號說明表

　　40位NAND FLASH連接設計

　　如圖2-2所示，40位NAND FLASH與NIOSII 通過ABUS(FPGA)橋接,把外部總線的時序完全轉(zhuǎn)換成NAND FLASH的操作時序。40位NAND FLASH芯片品由五個獨立的8位NAND FLASH芯片拼接構(gòu)成。5個8位器件的外部IO口拼接成40位的外部IO口，而各自的控制線(NCLE，NALE，NRE，NWE)連接在一起構(gòu)成一組控制線(NCLE，NALE，NRE，NWE)，片選相互獨立引出成NCS0-NCS9,忙信號獨立引出為R/B0-R/B9。

　　如表2，詳述了40位NAND FLASH與ABUS的連接關系。

　　圖 2?2 ABUS與40位NAND FLASH接口圖

　　表2，40位NAND FLASH接口連接表

　　40位SRAM與NIOSII連接

　　40位SRM模塊與NIOSII通過ABUS連接，實現(xiàn)正確的時序讀寫操作。測試時，一次只測試8位，分5次完成所有空間的測試。如圖2-4。表4是詳細的信號連接說明。

　　圖 2?4 ABUS與40位SRAM連接

　　表4，40位SRAM接口連接表