VHDL結構體的結構化描述法

在結構體中，設計任務的程序包內定義了一個8輸入與門（and8）和一個二異或非門（xnor2）。把該程序包編譯到庫中，可通過USE從句來調用這些元件，并從work庫中的gatespkg程序包里獲取標準化元件。
結構化描述通常用于層次式設計。在8位比較器的實體設計中，實體說明僅說明了該實體的I/O關系，而設計中采用的標準元件8輸入與門and 8和二輸入異或非門xnor2是標準元件。它的輸入關系也就是and8與xnor2的實體說明，是用USE從句的方式從庫中調用的。
對于一個復雜的電子系統，可以分解成許多子系統，子系統再分解成模塊。多層次設計可以使設計多人協作，并行同時進行。多層次設計的每個層次都可以作為一個元件，再構成一個模塊或構成一個系統，每個元件可以分別仿真，然后再整體調試。
結構化描述不僅是一個設計方法，而且是一種設計思想，是大型電子系統設計高層主管人員必須掌握的。
除了一個常規的門電路，其標準化后作為一個元件放在庫中調用，用戶自己定義的特殊功能的元件也可以放在庫中，以方便調用。這個過程稱為標準化，有的資料中稱為例化。尤其需要聲明的是，元件標準化不僅僅是常規門電路，這和標準化元件的含義不一樣。即任何一個用戶設計的實體，無論功能多么復雜，復雜到一個數字系統，如一個CPU，還是多么簡單，簡單到一個門電路，如一個倒相器，都可以標準化成一個元件。現在在EDA工程中，工程師們把復雜的模塊程序稱為軟核（softcore或IP core），調試仿真通過的集成電路版圖稱為硬核，而把簡單的通用模塊稱為元件。
圖1是一個8位比較器的邏輯電路圖，其對應的結構化描述（structural description）程序如例1-9所示。


圖1 8位比較器的邏輯電路圖
【例1-9】 8位比較器的結構化描述法
LIBRARY　IEEE;
USE　IEEE　std_logic_1164.ALL;
ENTITY　comparator　IS
PORT　(a,b：　in　std_logic_vector(7　downto　0);
g：out　std_logic);
END　comparator;
USE　work.gatespkg.ALL
ARCHITECTURE　structural　OF　comparator　IS
signal　x：　std_logic(0　TO　7);
BEGIN
u0：xnor2　PORT　MAP　(a(0),b(0),x(0));
u1：xnor2　PORT　MAP　(a(1),b(1),x(1));　
u2：xnor2　PORT　MAP　(a(2),b(2),x(2));
u3：xnor2　PORT　MAP　(a(3),b(3),x(3));
u4：xnor2　PORT　MAP　(a(4),b(4),x(4));
u5：xnor2　PORT　MAP　(a(5),b(5),x(5));
u6：xnor2　PORT　MAP　(a(6),b(6),x(6));
u7：xnor2　PORT　MAP　(a(7),b(7),x(7));
u8：xnor2 PORT MAP (x(0),x(1),x(2),x(3),x(4),x(5),x(6),x(7),
x(8),g);
END　structural;