看懂芯片后端報告 這篇文章最實用

　　對于動態功耗，后端還可以定制晶體管的源極和漏極的長度，越窄的電流越大，漏電越高，相應的，最高頻率就可以沖的更高。所以我們有時候還能看到uLVT C16，LVT C24之類的參數，這里的C就是指Channel Length。

　　接下去就是Memory，又作Memory Instance，也有人把它稱作FCI(Fast Cache Instance)。訪問Memory有三個重要參數，read，write和setup。這三個參數可以是同樣的時間，也可以不一樣。對于一級緩存來說基本用的是同樣的時間，并且是一個時鐘周期，而且這當中沒法流水化。從A73開始，我看到后端的關鍵路徑都是卡在訪問一級緩存上。也就是說，這段路徑能做多快，CPU就能跑到多快的頻率，而一級緩存的大小也決定了索引的大小，越大就越慢，頻率越低，所以ARM的高端CPU一級緩存都沒超過64KB，這和后端緊密相關。當然，一級緩存增大帶來的收益本身也會非線性減小。之后的二三級緩存，可以使用多周期訪問，也可以使用多bank交替訪問，大小也因此可以放到幾百KB/幾MB。

　　邏輯和內存統稱為Physical Library，物理庫，它是根據工廠給的每個工藝節點的物理開發包(PDK)設計的，而Library是一個Fabless芯片公司能做到的最底層。能夠定制自己的成熟物理庫，是這家公司后端領先的標志之一。

　　最后一行，Margin。這是指的工廠在生產過程中，肯定會產生偏差，而這行指標定義了偏差的范圍。如下圖：

　　藍色表示我們剛才說的一些Corner的分布，紅色表示生產偏差Variation。必須做一些測試芯片來矯正這些偏差。SB-OCV表示stage-based on-chip variation，和其他的幾個偏差加在一起，總共±7%，也就是說會有7%的芯片不在后端設計結束時確定的結果之內。

　　后面還有一些setup UC之類的，表示信號建立時間，保持時間的不確定性(Uncertainty)，以及PLL的抖動范圍。

　　至此，一張報告解讀完畢，我們再看看對應的低功耗版實現版本：

　　這里頻率降到1.5G左右，每Ghz動態功耗少了10%，但是靜態降到了12.88mW，只有25%。我們可以看到，這里使用了LVT，沒有uLVT，這就是靜態能夠做低的原因之一。由于面積不是優化目標，它基本沒變，這個也是可以理解的，因為Channel寬度沒變，邏輯的面積沒法變小。