使用高速SRAM設計電池支持型存儲器

　　對速度的需求

　　你開車時車速越快，油耗就越高。這個簡單的原則同樣適用于嵌入式系統，此時SRAM是車，電池續航時間則是里程數。在上述場景中，系統設計人員既可以選擇一個高速SRAM(存取時間為10ns)來提升系統性能，但犧牲電池續航時間，也可以選擇一個低功耗SRAM，但犧牲系統性能。

　　存儲器廠商發現市場需要兼具快速和低功耗的SRAM。除了常見的運行模式―工作和待機―之外，這些SRAM還有一個名為“深度睡眠”的低功耗模式。深度睡眠模式由一個輸入信號控制，該信號可在斷言后將設備置于深度睡眠模式。例如，與低功耗SRAM的45-55ns的存取速度相比，賽普拉斯的PowerSnooze (電力打盹)SRAM提供10ns的存取速度。在功耗方面，其深度睡眠電流在10-20uA范圍內，而一個16M高速SRAM的待機電流則高達 30 - 40mA。表2對比了三類SRAM的速度、電流消耗等關鍵參數。

　　表2：三種類型的SRAM對比

　　++: Battery life is calculated considering a 240 mAH coin battery and typical standby current consumption

　　++: 電池續航時間的計算考慮了一顆240 mAH紐扣電池和典型的電流消耗值。

　　**: Battery life for PowerSnooze SRAM is calculated by considering typical Deep-sleep current consumption

　　**: PowerSnooze SRAM 的電池續航時間的計算考慮了典型的深度睡眠電流消耗值。

　　系統設計人員可以通過一個GPIO 控制深度睡眠模式的進入，或者使用監控芯片自動控制模式切換。對于GPIO控制，軟件可以通過分析SRAM存取利用其深度睡眠模式。有關接口要求的更多詳情，請參見“利用異步SRAM節省電能”。

　　電池支持型低功耗SRAM

　　對于電池支持型存儲器額外電路的需求源于以下事實：斷電時，控制器將喪失其I/O驅動功能。這會導致信號線路上出現中間邏輯電平，后者將通過板載電容和泄漏逐漸向低電壓處放電。失去控制意味著即使SRAM開始由電池供電，芯片啟用信號 ( )將變為邏輯低狀態，從而啟用SRAM。為了避免這個問題，系統設計人員使用一塊監控芯片監測板載電源，并控制SRAM芯片啟用信號。

　　圖3詳細描述了SRAM、處理器接口和監控芯片。所有地址和數據線以及控制信號均由處理器驅動。SRAM的主用低電平芯片啟用信號由監控芯片驅動，后者由來自控制器的芯片啟用信號驅動。正常運行時(即板載電源可用時)，監控芯片對于控制器和SRAM完全透明，但在斷電時，監控芯片將接管對去往SRAM的芯片啟用信號的控制，將其變為邏輯高狀態，同時忽略控制器的芯片啟用信號。這個監控芯片將板載電源無縫切換至電池，并禁用SRAM，從而避免數據丟失。第二個芯片啟用信號是高電平有效信號，由控制器通過一個弱下拉直接驅動。這個弱下拉可確保斷電時第二個芯片啟用信號被下拉到邏輯低狀態，并禁用SRAM。

　　圖3:電池支持型低功耗SRAM

　　對于那些在斷電時使用備用電池的應用，高速、低功耗SRAM較低的深度睡眠電流使其成為這些應用的理想選擇。正常運行時，SRAM可以高速運行，而斷電時，SRAM可以通過將深度睡眠信號斷言到邏輯低狀態而自動切換到深度睡眠模式。圖4 顯示了在不改變一個低功耗SRAM的現有設計的情況下，如何使用一個帶深度睡眠模式的SRAM。

　　斷電時，監控芯片禁用SRAM，而深度睡眠引腳上的下拉將自動把信號下拉到邏輯低狀態，從而允許該部分進入深度睡眠模式。監控芯片確保板載電源不可用時SRAM一直處于禁用狀態。電源恢復后，監控芯片將繼續保持SRAM的禁用狀態，直到其上電復位超時。這個超時時段從1到100ms不等，具體取決于所選擇的監控芯片。超時時段允許控制器成功啟動，之后它可以控制深度睡眠信號，并將其轉變為邏輯高狀態。這能夠管理高速、低功耗SRAM的深度睡眠退出時序，同時使之用于控制器訪問。

　　圖4：帶有高速、低功耗SRAM的 備用電池

　　高速、低功耗SRAM可提供相當于傳統低功耗SRAM的電池備用時間，同時通過提高SRAM的訪問速度滿足系統設計人員的性能提升要求。