基于FPGA的UART模塊的設計

(1)數據加載過程。數據的接收過程可以定義3個狀態：空閑“idle”狀態、接收“receive”和接收完成 “receive_over”。UART內核模塊在復位后進入空閑狀態。如果信號檢測器檢測到數據傳輸，即new_data一‘1’，UART內核檢測到此信號就會進入接收狀態。在UART進入由空閑狀態轉為接收狀態過程中，需要進行一系列的接收預備操作，包括將子模塊復位、選擇移位寄存器串行輸人數據以及選擇移位寄存器的輸入時鐘等。進入接收狀態后，波特率發生器開始工作，其輸出波特率時鐘驅動移位寄存器同步的存儲RS 232接收端口上的數據，并且其提示信號“indicator”驅動計數器進行計數。當所有數據接收完成，計數器也達到了其計數的上閾，此時 overflow=‘1’，通知UART內核進入接收狀態。UART內核進入接收完成狀態的同時，會檢查奇偶校驗的結果，同時使得子模塊使能信號無效，以停止各個子模塊。
UART內核的接收完成狀態僅保持1個時鐘周期，設置這個狀態的作用是借用一個時鐘周期復位信號檢測器，準備接收下次數據傳輸。
(2)數據加載和發送過程。數據加載和發送的過程都是為發送數據而設定的，所以將它們放在一起進行介紹，可以用4個狀態來實現上述的過程，即空閑、加載、發送和發送完成。其中的空閑狀態是UART內核復位后的空閑狀態，與上面介紹的數據接收過程的空閑狀態一致。數據加載過程在數據發送過程之前進行。UART內核復位后進入空閑狀態，當探測到發送控制信號有效時，即send=‘1’，便會進入加載狀態開始數據加載。在進入加載狀態的同時，UART內核會將移位寄存器、計數器復位，并且通過選擇信號使得移位寄存器的輸入為發送數據緩沖器模塊產生的串行數據序列，使得移位寄存器和計數器的工作時鐘為系統時鐘。進入加載狀態后，在UART內核控制下，發送數據緩沖器模塊會將完整的待發送序列加載到移位寄存器的數據輸入端，發送的序列是和系統時鐘同步的，移位寄存器在系統時鐘的驅動下不斷讀人輸入端數據并保存在內部寄存器內。在移位寄存器加載數據的同時，計數器也在時鐘的驅動下進行計數，由于都是工作在系統時鐘下，所以當所有數據被加載時，計數器也達到了計數的上閾(即串行數據的總量)，此時overflow=‘1’，通知UART內核進入發送狀態。UART內核進入發送狀態的同時會改變幾個選擇信號，比如將移位寄存器的時鐘設為波特率時鐘，將計數器時鐘設為波特率的提示信號，最重要的是將輸出信號送到RS 232的發送端口TxD上。發送的過程和接收類似，移位寄存器在波特率時鐘的驅動下內部寄存器的數據串行的發送出去，同時計數器在波特率發生器的提示信號驅動下進行計數。UART內核在計數器到達計數上閾后便進入發送完成模式，并且輸出發送完成信號。

3 UART頂層模塊的仿真測試
將上述各個模塊的VHDL代碼生成原理圖符號，并在原理圖編輯工具中將各個模塊連接起組成1個完整的UART模塊。為了驗證 UART模塊的正確性，對UART的發送過程和接收過程分別進行了波形仿真。為便于觀察波形，波特率產生器設置為4個系統時鐘產生一個完整的波特率時鐘。圖9是UART模塊接收過程的仿真波形圖。

由仿真波形圖可以看出，接收端RxD上的數據序列為0101010101，起始位‘O’后為數據位“10101010”，最后一位為停止位 ‘1’。在10個波特率時鐘之后，UART發出1個接收完成信號recv一‘1’，并在數據輸出端“new_data”將接收的數據輸出給后續數據處理模塊。由于發送數據時首先發送數據的最低位，因此接收的數據應為“01010101”，將光條放置數據輸出端“new_data”的數據輸出波形上，可以從數據欄看到此時數據輸出端new_data=“01010101”，UART數據接收功能完全正確。
圖10為UART發送過程仿真波形。由圖可以看出，send=‘1’后待發送數據為“01010101”，將待發送數據加上起始位和停止位，并從最低位開始發送，則發送端txd上的數據序列為“0101010101”，發送停止位后，發送結束信號send_over=‘1’。圖10 證明UART數據發送功能完全正確。

4 結 語
介紹了UART在可編程邏輯器件FPGA上的實現，并通過實際電路驗證了設計的功能，使用FPGA不僅可以方便地用串口協議與PC 機進行串行通信，而且擴展了板級系統的接口功能。應用在可編程器件FP―GA內部，可以很大程度地減少電路板的使用面積，并提高系統的穩定性和可編程性。