基于SOPC的低電壓電泳芯片系統平臺設計

　　待分離組分在協處理器CPU2、負壓進樣、運動電壓控制等電路模塊作用下，經進樣通道、分離通道到達電導檢測處，在電泳信號采集電路的采集下，送到主處理器CPU1處理器，CPU1處理后，發送相應控制命令到協處理器CPU2以及通過信號輸出模塊將電泳信號送到PC機。協處理器CPU2得到命令后，對進樣、運動電壓控制等模塊進行相應控制，實現進樣、運動電壓控制輸出以及操作控制數據的通信等基本操作。而主處理器CPU1及其電泳信號采集及處理模塊則實現基于Avalon流模式的高速信號采集、電泳信號預處理子以及上、下位機數據通訊處理等。在系統中SDRAM用于存放臨時數據, 閃速存儲器flash 用于存放固定數據和程序，操作控制輸入電路則用來實現對系統的控制。
　　系統硬件設計中,采用SOPC Builder配置生成片上系統。SOPC Builder是功能強大的基于圖形界面的片上系統定義和定制工具。SOPC Builder庫包括處理器和大量的IP核及外設。根據應用的需要, 本系統選用NiosII/f Processor*2、JTAG、UART、On-Chip-Memory、DMA、Interval timer、Parallel PIO、Avalon Tri-State Bridge、SDRAM controller*2，由宏塊生成的片上雙口ARM以及自己定義的運動電壓控制IP和基于Avalon流模式的電泳信號采集IP接口等。對這些模塊配置完成后,使用SOPC Builder進行系統生成。SOPC Builder自動產生每個模塊的HDL 文件,同時自動產生一些必要的仲裁邏輯,協調系統中各部件的工作。

　　3.2 系統硬件模塊的設計

　　3.2.1 低電壓運動控制模塊設計

　　低電壓運動控制模塊主要由CPU2來控制，其主要功能是對64路電極對供電電源施加的次序進行控制，其實質就是CPU1檢測電泳信號后，發送相應標志控制字到CPU2，CPU2依據標志控制字實現對由8片MAX306多路模擬開關陣列進行地址譯碼，而后將電極供電電壓加到相應的正負電極對上。其低電壓運動控制模塊硬件電路結構圖見圖3所示，其中D0~D7與EN0~EN7分別是電極模擬開關陣列地址選擇及片選使能控制。

圖3 低電壓運動控制模塊硬件電路結構圖

　　3.2.2 基于Avalon流模式的電泳信號采集控制器設計

　　本系統，設計了圖4所示基于Avalon流模式電泳信號采集控制器的硬件接口。該控制器由電泳信號采集控制接口；FIFO存儲器（利用FPGA中的宏塊生成）；Avalon Streaming Port接口3部分組成，其中電泳信號采集控制接口實現前級電泳信號調理電路中的高速16位ADC（MAX195）與FIFO之間的邏輯控制；FIFO實現輸出的高速數據流與外部總線接口的傳輸速度匹配；Avalon Streaming Port接口實現FIFO輸出與Avalon總線的無縫連接。

圖4 基于Avalon流模式電泳信號采集控制器IP核的硬件結構圖

　　3.2.3 主從結構的CPU架構