級聯信號處理器的FPGA實現

為了讓設計的信號處理器能用于自適應信號處理、快速傅里葉變換等領域，還必須使系統能根據用戶的要求實時改變當前系數。一般有兩種方案可以實現：一是通過一個寫入端口直接修改當前系數；二是準備多組備用系數，并可以在與系統工作時鐘異步的情況下對這些備用系數進行修改。方案一可以節省一定的系統資源，但對一組當前系數的修改需要較長時間，且此段時間內系統無法正常工作，故實時性較差；方案二雖然消耗了較多的系統資源，但系統能在準備系數(即修改備用系數)時正常工作，修改當前系數只需將當前系數和備用系數交換，交換系數的過程只需一個時鐘節拍即可完成。綜合考慮各方面因素，方案二具備更好的系統性能，故優先選擇方案二。

2 系統設計與FPGA實現
圖2的FIR濾波器結構是高速、高精度的數字式橫向濾波器結構，在數字信號處理應用中可作為功能塊，完成高速離散傅里葉變換、卷積和相關，以及濾波功能。級聯型信號處理器的設計正是基于此結構，其FPGA實現的總體結構如圖3所示。

此級聯型信號處理器的外部輸入數據Din字長16位，系數字長16位，輸入數據和系數均采用二進制補碼方式。內部有A，B兩組系數寄存器，一個存儲當前系數，另一個存儲修改系數，用戶可通過數據線D在與系統時鐘異步的情況下對系數進行修改，也可使A，B兩組系數在系統工作的過程中相互“交換”。系統具有用戶控制切換和系統自動切換兩種系數切換方式。為了保持完整的數據精度，對于延時、乘法和相加鏈的中間結果是以滿精度進行運算的，若N=2K，則系統的滿精度為31+K位，考慮到單片使用時N級可擴展到2N級，所以應選用的滿精度為32+K位，本系統采用32階濾波器設計，故滿精度為37位。在延時、乘法和相加鏈的輸出端，設計一個可編程的桶形移位器(即數據選擇單元)，它可從四組24位數據字段[7～30]，[11～34]，[15～38]和[20～43]字段中任選一種，這四組字段從FIR濾波器輸出的37位結果[0～36]中得到，所選的24位在輸出前需進行舍入或符號擴展，至于如何選擇，則根據實際應用而定。另外，本系統還為用戶提供了系統復位(reset)、工作許可(go)、狀態監測(error，out-ready)等常用握手信號。用戶可以讀寫控制邏輯中的狀態控制寄存器來切換當前系數，選擇輸出字段和設置系統工作模式(單片或級聯，當系統課用于級聯時，Cin為級聯輸入)，其內部寄存器的詳細描述見表1。
用戶還可以通過數據線D、地址信號address、讀寫控制信號W、系統使能信號Ce、片選信號Cs等對系數寄存器A，B以及狀態控制寄存器進行讀寫。